特許

J-GLOBAL ID：200903016628107520

メモリアレイの製造コストを最適化する方法

発明者： ラリー エル モレスコ
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-257561
公開番号（公開出願番号）：特開2000-231786
出願日： 1999年09月10日
公開日（公表日）： 2000年08月22日
要約：

【要約】【課題】 本発明は特定のアプリケーションのため所定数のメモリ又は論理ゲートを実現する費用効果率の最も優れた方式の決定方法の提供を目的とする。【解決手段】 本発明の方法は、チップ上のメモリセルの数(チップサイズ)の関数としての半導体チップ上にメモリセルを製造するメモリビット当たりのコストと、種々の組立及びパッケージング構造を用いて多数のメモリチップをより大きいメモリデバイスに組み立てるコストとを考慮する。製作コストとパッケージングコストを一括して考慮することにより、所望のメモリ容量を生成するための最も経済的効率の良いメモリチップサイズと製造方法の組合せが決定できる。

請求項（抜粋）：

メモリダイのメモリセル容量の第1の値を選択し、上記選択されたメモリセル容量を有する上記メモリダイを製作するコストを決定し、上記選択されたメモリセル容量を有する複数のメモリダイをメモリアレイの形に組み立てる組立及びパッケージング方法を選択し、上記選択された組立及びパッケージング方法を使用して上記複数のメモリダイを上記メモリアレイの形に組み立てるコストを決定し、上記複数のメモリダイを製作するコストと、上記ダイを組立及びパッケージングするコストとを組み合わせることにより、上記メモリアレイの総製造コストを決定し、メモリダイのメモリセル容量の第2の値を選択し、上記第2の値と一致するメモリセル容量を有する複数のメモリダイから上記メモリアレイの総製造コストを決めるために必要なステップを繰り返し行うことを特徴とするメモリアレイを製造する方法。

IPC (2件)：

G11C 11/401 ,  H01L 27/10 495

FI (2件)：

G11C 11/34 371 K ,  H01L 27/10 495