特許
J-GLOBAL ID：200903016684887881
マルチCPUシステムの暴走監視装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-179395
公開番号（公開出願番号）：特開平7-036719
出願日： 1993年07月20日
公開日（公表日）： 1995年02月07日
要約：
【要約】【目的】複数のCPUが如何なる関係にあろうとも、実際に暴走したCPUのみを選択的に初期化する。【構成】並行して動作する少なくとも2つのCPUからそれぞれ周期的に出力されるウォッチドッグクリア信号を共通のウォッチドッグ回路にて監視する。その際、各CPUから出力されるウォッチドッグクリア信号及びウォッチドッグ回路から出力される初期化信号の何れかの立ち上がりに基づいて論理レベルが更新される信号を形成し、この形成した信号に基づいて更に、各CPUのウォッチドッグクリア信号出力周期にそれぞれ同期してそれらCPUの別を順次識別するCPU数分のビット数からなるパラレル信号を生成する。そして、該生成したパラレル信号の各々と初期化信号との論理積をとってこれを各CPUの初期化端子に入力する。
請求項（抜粋）：
並行して動作する少なくとも2つのCPUからそれぞれ周期的に出力されるウォッチドッグクリア信号を共通のウォッチドッグ回路にて監視し、暴走等によりそれらウォッチドッグクリア信号出力の周期性が崩れたCPUに対して初期化信号を出力するマルチCPUシステムの暴走監視装置であって、前記各CPUから出力されるウォッチドッグクリア信号の立ち上がりまたは立ち下がり、若しくは前記ウォッチドッグ回路から出力される初期化信号の初期化状態から非初期化状態への切り換わりの何れかに基づいて論理レベルが更新される信号を出力する監視回路と、この監視回路の出力に基づき、前記各CPUのウォッチドッグクリア信号出力周期にそれぞれ同期してそれらCPUの別を順次識別するCPU数分のビット数からなるパラレル信号を生成出力する識別回路と、この識別回路から出力されるパラレル信号の各々と前記初期化信号との論理積信号を前記各CPUの初期化端子に入力するアンド回路と、を具えるマルチCPUシステムの暴走監視装置。
IPC (4件)：
G06F 11/14 310
, G06F 11/30 310
, G06F 15/16 460
, G06F 15/16 470
