特許

J-GLOBAL ID：200903016728370075

シリアルインタフェース制御装置およびその制御方法

発明者： 金井 宏樹 ,  高本 良史 ,  荒澤 伸幸
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平8-228057
公開番号（公開出願番号）：特開平10-069459
出願日： 1996年08月29日
公開日（公表日）： 1998年03月10日
要約：

【要約】【課題】シリアルインタフェースの制御で、送受信に要する処理時間を低減する。【解決手段】送信バッファ回路140は、制御情報を格納する送信用制御情報メモリ141と入出力バスから転送したデータを格納する送信データバッファ142に分けて構成し、さらに、送信バッファ回路140の後段に、送信用制御情報とデータからフレームを生成するフレーム合成回路131を設ける。送信制御情報メモリ141は複数の領域に分割し、各領域には、初期設定時に、予想される制御情報をあらかじめ送信制御情報メモリ141に格納しておく。送信時には、フレーム毎に変更が必要なフィールドのみ更新する。

請求項（抜粋）：

シリアルインタフェースと入出力バスを接続し、データ転送の制御を行うシリアルインタフェース制御装置において、上記シリアルインタフェース制御装置は、シリアルインタフェースと、パラシリ変換回路と、シリパラ変換回路と、フレーム制御情報とデータの合成を行うフレーム合成回路と、送信するフレーム制御情報を格納する送信制御情報メモリと送信するデータを格納する送信データメモリと上記送信制御情報メモリ及び上記送信データメモリの制御に用いる送信制御レジスタとを有した送信バッファ回路と、受信したフレームをフレーム制御情報とデータへの分離を行うフレーム分離回路と、受信したフレーム制御情報を格納する受信制御情報メモリと受信したデータを格納する受信データメモリと上記受信制御情報メモリ及び上記受信データメモリの制御に用いる受信制御レジスタとを有した受信バッファ回路と、プロセッサバスと、メモリと、入出力バス制御部と、CPUとから構成し、上記送信制御情報メモリには、フレームの制御情報をあらかじめ格納しておくことを特徴とするシリアルインタフェース制御装置。

IPC (2件)：

G06F 13/38 350 ,  G06F 13/12 340

FI (2件)：

G06F 13/38 350 ,  G06F 13/12 340 B