特許

J-GLOBAL ID：200903016728779623

再構成可能な順次処理装置

発明者： アレキサンダー コルチンスキー
出願人/特許権者： アナロジック コーポレイション
代理人 (1件)： ウオーレン・ジー・シミオール
公報種別：公開公報
出願番号（国際出願番号）：特願平3-173823
公開番号（公開出願番号）：特開平6-131155
出願日： 1991年07月15日
公開日（公表日）： 1994年05月13日
要約：

【要約】 (修正有)【目的】 ソフトウエアによって制御されて機器再構成を行う再構成可能な順次処理装置の提供。【構成】 被処理データ記憶用データバンク内のデータをアドレス指定するプログラマブル論理ブロック・アドレスゼネレータと、データバンクからデータを受け、プログラマブル論理ブロック・アドレスゼネレータでアドレス指定のデータ処理用プログラマブル論理ブロック演算装置と、アドレス演算コードでプログラマブル論理ブロック・アドレスゼネレータを複数のアドレス指定構成の一つで構成するアドレスゼネレータ・ハードウエア構成フアイルと、算術演算コードでプログラマブル論理ブロック演算装置を複数の処理構成の一つで構成する算術ハードウエア構成フアイルと、プログラマブル論理ブロックのアドレスゼネレータと演算装置をデータバンク内のデータで対応する算術論理演算を順次に行う一連の命令コードを各構成フアイルに送出する手段の再構成可能な順次処理装置。

請求項（抜粋）：

被処理データを記憶するデータバンクと、前記データバンク内のデータをアドレス指定するプログラマブル論理ブロック・アドレスゼネレータと、前記データバンクからデータを受け、前記プログラマブル論理ブロック・アドレスゼネレータによってアドレス指定されたデータを処理するプログラマブル論理ブロック演算装置と、複数の構成フアイルを有し、アドレス演算コードに応じて前記プログラマブル論理ブロック・アドレスゼネレータを複数のアドレス指定構成の一つで構成するアドレスゼネレータ・ハードウエア構成フアイルと、複数の構成フアイルを有し、算術演算コードに応じて前記プログラマブル論理ブロック演算装置を複数の処理構成の一つで構成する演算装置ハードウエア構成フアイルと、前記プログラマブル論理ブロック・アドレスゼネレータ及び前記プログラマブル論理ブロック演算装置を前記データバンク内の前記データについて対応する一連の算術論理演算を順次に行うように構成できるようにするために一連の命令コードを各構成フアイルに送出する手段と、を備えた再構成可能な順次処理装置。

IPC (3件)：

G06F 7/00 ,  G06F 9/38 310 ,  G06F 15/66

引用特許：

審査官引用 (3件)

• 特公昭63-036029
  
• 特表昭58-501556
  
• 特開昭58-094035