特許

J-GLOBAL ID：200903016737697559

分離トランジスタを有するEEPROMセルとその製造・動作方法

発明者： コーミン・チャン ,  ダニー・パクチャン・シャン ,  クオタン・チャン
出願人/特許権者： モトローラ・インコーポレイテッド
代理人 (1件)： 大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-090134
公開番号（公開出願番号）：特開平7-297304
出願日： 1995年03月24日
公開日（公表日）： 1995年11月10日
要約：

【要約】【目的】 分離トランジスタを有するEEPROMセルと、その製造・動作方法が提供される。【構成】 EEPROMセル40は、フローティング・ゲート・トランジスタ47と分離トランジスタ45を含む。フローティング・ゲート48と分離ゲート46は共に、セル内のトンネル誘電層44の上に形成される。分離ゲートは、フローティング・ゲート・トランジスタのドープ・ソース領域52と結合される。分離トランジスタは、セルのプログラム動作中はバイアスされず、薄いトンネル誘電層(120オングストローム未満)を、セル内の両ゲートの全域の下に使用できる。このため、従来形トンネル誘電層とゲート誘電層に対する必要性が排除される。このセルは過消去に対し許容性があり、低いプログラミング電圧でプログラム可能であり、セル全域にわたるトンネル誘電層が薄いことによって、電流駆動に優れる。

請求項（抜粋）：

電気的消去再書込み可能な読出し専用メモリ・セル(40)であって:半導体基板(42);前記基板上に形成されるトンネル誘電層(44);フローティング・ゲート(48)と、前記フローティング・ゲートの上に載る制御ゲート(58)とを有して、前記フローティング・ゲートは前記トンネル誘電層の上に形成される、フローティング・ゲート・トランジスタ(47);前記トンネル誘電層の上に形成される分離ゲート(46)を有する分離トランジスタ(45);によって構成され、前記トンネル誘電層は、前記セル内の前記フローティング・ゲートと前記分離ゲート両方の下にあって、実質的に一様な厚さを有し、また前記厚さは約120オングストローム未満であることを特徴とするメモリ・セル(40)。

IPC (6件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/02 ,  G11C 16/04 ,  H01L 27/115

FI (3件)：

H01L 29/78 371 ,  G11C 17/00 307 D ,  H01L 27/10 434