特許

J-GLOBAL ID：200903016745913074

半導体集積回路

発明者： 塩地 正純 ,  江川 貫治
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-004794
公開番号（公開出願番号）：特開平11-204649
出願日： 1998年01月13日
公開日（公表日）： 1999年07月30日
要約：

【要約】 (修正有)【課題】 電源電圧のノイズによるクロック信号の遅延時間変動を抑制し得る半導体集積回路を提供する。【解決手段】 回路1のクロック信号を配給するクロックバッファセル2およびサブクロックバッファセル4の電源は他の電源と分離し、専用の電源配線6から供給することにより、入出力インタフェースセル等の他の回路動作により発生する電源ノイズがバッファセル2ならびに4の電源に与える影響を低減することが可能である。バッファセル2ならびに4の遅延時間変動を抑制し、クロック信号系のジッタを低減することができる。

請求項（抜粋）：

チップの内部回路にクロック信号を配給するクロックバッファセルに電源を専用に供給する専用電源供給線を有し、前記クロックバッファセルの一部又は全部は、前記内部回路と外部とのインターフェースとなる入出力回路が配置された前記チップの周辺部に配置され、前記専用電源供給線は、前記チップ周辺部に配置された前記入出力回路ならびに前記クロックバッファセル上に配線されてなることを特徴とする半導体集積回路。

IPC (4件)：

H01L 21/82 ,  G06F 1/08 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/82 W ,  G06F 1/04 320 A ,  H01L 27/04 D