特許

J-GLOBAL ID：200903016759321323

データ並べ替え回路,及び、高速フーリエ変換回路

発明者： 奥谷 茂明 ,  藤江 重公
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-129855
公開番号（公開出願番号）：特開平6-342449
出願日： 1993年06月01日
公開日（公表日）： 1994年12月13日
要約：

【要約】【目的】 本発明は高速フーリエ変換回路に関し、基数BのFFTアルゴリズムに基づく高速フーリエ変換回路を、回路数を少なくして実現する。【構成】 2本の入出力ラインと、一方の入力側と、他方の出力側に、q段の遅延段数を持つ遅延回路を持ち、各ラインがq個のデータを受け取る毎に、各ラインを直通するか、交換するクロススイッチの方向を切り換える遅延クロススイッチと、B/2個の、上記遅延クロススイッチで、B個の入力ラインとB個の出力ラインとを担当する遅延シャフル段と、該遅延シャフル段をM段縦続接続し、第m段の各遅延クロススイッチはB/2m だけ離れた入出力ラインとを担当して、データ伝送のシャフルを行う遅延シャフルネットワークによって、Br づつ離れたデータが、上記B個の入力ラインに、B個づつ並列に入力されたとき、Br-1づつ離れたデータをB個の出力ラインにB個づつ並列に出力するようにしたデータ並べ替え回路と、B点フーリエ変換回路とを交互に縦続接続する。

請求項（抜粋）：

2本の入力ラインと、2本の出力ラインとを持ち、該ラインを直通するか,交換するクロススイッチ(100) と、該クロススイッチ(100) は、一方の入力側にq段の遅延段数を持つ遅延回路(101) を持ち、他方の出力側にも、q段の遅延段数を持つ遅延回路(102) を持ち、各ラインがq個のデータを受け取る毎に、各ラインを直通するか、交換する上記クロススイッチ(100) の方向を切り換えるようにした遅延クロススイッチ(10)と、B/2個の、上記遅延クロススイッチ(10)で、B個の入力ラインとB個の出力ラインとを担当する遅延シャフル段(1a,〜) と、該遅延シャフル段(1a,〜) をM段縦続接続し、第m段の各遅延クロススイッチはB/2m だけ離れた入力ラインと出力ラインとを担当して、データ伝送のシャフルを行う遅延シャフルネットワーク(1) によって、Br づつ離れたデータが、上記B個の入力ラインに、B個づつ並列に入力されたとき、Br-1 づつ離れたデータをB個の出力ラインにB個づつ並列に出力するようにしたことを特徴とするデータ並べ替え回路。