半導体メモリ回路

発明者： , , ,
出願人/特許権者：
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-154690
公開番号（公開出願番号）：特開平7-141869
出願日： 1993年06月25日
公開日（公表日）： 1995年06月02日
要約：

【要約】【目的】上位階層の列選択回路における遅延手段により、ATD回路からのラッチ回路を作動させる信号が、必ず新しいセンスアンプデータの切り替わりタイミングより速くラッチ回路を動作させ、前のデータをラッチする。【構成】メモリセルアレイ3 の各列選択線BTの接続経路は選択トランジスタ11を介しツリー状の階層に分けられ列選択系は一段目列選択回路121 、2段目列選択回路122 と階層毎になる。行選択線は行選択回路4 により制御される。アドレス信号の切り替えを検知してパルスを発生するATD回路7 、このパルスをセンスアンプ5 でデータが確定するのに必要なパルス幅に調節するパルス幅制御回路8、このパルス幅に応じて読み出しデータをラッチ制御するラッチ回路9 が設けられる。選択トランジスタ11の個数が少なく信号の立ち上がりが高速な上位階層の1段目列選択回路121 に信号遅延手段が設けられている。

請求項（抜粋）：

複数のメモリセルを配置したメモリセルアレイと、前記メモリセルアレイの各列方向の接続経路が選択トランジスタを介して所定階層に分けられた列選択線と、前記メモリセルアレイの行方向の接続経路を有する行選択線と、前記メモリセルのデータを列選択線を介して取り込み判定するセンスアンプと、外部から入力されるアドレス信号を内部信号に切り替えるアドレスバッファ回路と、前記アドレスバッファ回路からの信号の遷移を検知してパルス信号を発生し、読み出し時のアドレス切り替えから読み出したいメモリセルのデータが確定するまでの間、その前に読み出したメモリセルのデータを保持するためにこのパルス信号に基いて読み出しデータの遷移を一定時間阻止するデータ保持手段と、前記アドレスバッファ回路からの内部信号で行選択線を選択する行選択回路と、前記アドレスバッファ回路からの内部信号で選択トランジスタを介して列選択線を選択する前記所定階層毎に設けられた列選択回路と、前記列選択回路中に設けられ前記選択トランジスタへの選択速度に積極的に差異を持たせた遅延手段とを具備したことを特徴とする半導体メモリ回路。

IPC (4件)：

G11C 11/407 , G11C 11/413 , G11C 11/419 , G11C 16/06

FI (4件)：

G11C 11/34 354 D , G11C 11/34 311 , G11C 11/34 303 , G11C 17/00 309 K

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