特許

J-GLOBAL ID：200903016765204959

半導体装置の製造方法

発明者： 古山 透 ,  奥村 勝弥
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平3-344238
公開番号（公開出願番号）：特開平5-074898
出願日： 1991年12月26日
公開日（公表日）： 1993年03月26日
要約：

【要約】【目的】ウェハ状態で不良のスクリーニングを行うことによる多大な利点が得られると共にスクリーニング試験時間の大幅な短縮が可能となり、製造コストを大幅に低減し得る半導体装置の製造方法を提供する。【構成】半導体ウェハ1の各チップ領域2に冗長回路を備えた集積回路とその電源配線以外の回路配線にストレス試験電圧あるいは信号を印加するためのストレス試験専用端子3を形成する工程と、ウェハのままでストレス試験専用端子にテスターの接触端子を接触させて複数個のチップ領域に対して同時に不良のスクリーニングを行う工程と、ダイソート試験を行って各チップ領域の電気的特性の良否を選別し、不良と判別されたチップ領域の集積回路に対して冗長回路による救済を行い、各チップ領域をウェハから個別に分離した後にIC装置として組み立てる工程とを具備することを特徴とする。

請求項（抜粋）：

半導体ウェハの複数個のチップ領域にそれぞれ冗長回路を備えた集積回路を形成すると共に、上記複数個のチップ領域の各領域毎に、または、任意数の複数個のチップ領域毎に、前記集積回路の電源配線以外の回路配線にストレス試験電圧あるいはストレス試験信号を印加するための少なくとも1個のストレス試験専用端子を形成するウェハ製造工程と、この工程後に半導体ウェハのままで前記ストレス試験専用端子にテスターの接触端子を接触させて任意数の複数個のチップ領域に対して同時に所要のストレス試験制御信号あるいはストレス電圧を印加して不良のスクリーニングを行う工程と、この工程後にダイソート試験を行って前記各チップ領域の電気的特性の良否を選別する工程と、この工程により不良と判別されたチップ領域の集積回路に対して前記冗長回路による救済を行う工程と、この工程後に前記複数個のチップ領域をウェハから個別に分離した後に集積回路装置として組み立てる組立工程とを具備することを特徴とする半導体装置の製造方法。