特許

J-GLOBAL ID：200903016809108480

半導体集積回路装置の製造方法

発明者： 吉田 誠 ,  熊内 隆宏 ,  只木 ▲芳▼▲隆▼
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-169135
公開番号（公開出願番号）：特開平11-017129
出願日： 1997年06月25日
公開日（公表日）： 1999年01月22日
要約：

【要約】【課題】 ロジック混載DRAMの高集積化および高性能化を実現することができる技術を提供する。【解決手段】 ロジック部のnチャネル型MISFETQnのゲート電極FG1nおよびpチャネル型MISFETQpのゲート電極FG1pを形成した後、ロジック部のnチャネル型MISFETQnおよびpチャネル型MISFETQpのそれぞれのソース領域、ドレイン領域の表面にシリサイド層14を形成する。次に、DRAM部メモリセルのメモリセル選択用MISFETのゲート電極FG2nを形成した後、DRAM部メモリセルのメモリセル選択用MISFETのソース領域、ドレイン領域に達する第1のコンタクトホール20を形成し、次いで、上記第1のコンタクトホール20の底に露出したメモリセル選択用MISFETのソース領域、ドレイン領域の表面にシリサイド層21を形成する。

請求項（抜粋）：

ロジックとDRAMが混載されたロジック混載DRAMにおいて、ロジック部のMISFETおよびDRAM部メモリセルのメモリセル選択用MISFETを形成する半導体集積回路装置の製造方法であって、ロジック部のMISFETのゲート電極とDRAM部メモリセルのメモリセル選択用MISFETのゲート電極とは異なる製造工程で形成されることを特徴とする半導体集積回路装置の製造方法。

IPC (5件)：

H01L 27/10 461 ,  H01L 21/28 301 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 29/78

FI (4件)：

H01L 27/10 461 ,  H01L 21/28 301 S ,  H01L 27/10 681 F ,  H01L 29/78 301 G