特許

J-GLOBAL ID：200903016827261075

半導体集積回路装置およびその製造方法

発明者： 飯田 雅也 ,  一瀬 勝彦 ,  大塚 文雄 ,  菊島 健一
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-232207
公開番号（公開出願番号）：特開2001-057391
出願日： 1999年08月19日
公開日（公表日）： 2001年02月27日
要約：

【要約】【課題】 MISFETのゲート電極の細線化に伴う抵抗の増加を抑制することのできる技術を提供する。【解決手段】 nチャネル型MISFETQnのゲート電極7aの一部を構成する第1n型多結晶シリコン膜7a1 の不純物濃度とpチャネル型MISFETQpのゲート電極7bの一部を構成する第1p型多結晶シリコン膜7b1 の不純物濃度とを異ならせることにより、第1n型多結晶シリコン膜7a1 と第1p型多結晶シリコン膜7b1 との間に位置するつなぎ領域L1 の1層目多結晶シリコン膜の不純物濃度を1×1020cm-3程度以上として、つなぎ領域L1 での1層目多結晶シリコン膜の抵抗値の増加を低く抑える。

請求項（抜粋）：

同一層の導電膜につなぎ領域を挟んでn型不純物が導入された領域とp型不純物が導入された領域とが設けられており、前記導電膜で構成される電極の低抵抗化がシリサイド膜によって図られた半導体集積回路装置であって、前記つなぎ領域の不純物濃度が1×1020cm-3以上であることを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/28 301

FI (2件)：

H01L 27/08 321 D ,  H01L 21/28 301 D

Fターム (35件)：

4M104AA01 ,  4M104BB01 ,  4M104BB18 ,  4M104BB25 ,  4M104BB28 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD37 ,  4M104DD63 ,  4M104EE03 ,  4M104EE06 ,  4M104FF14 ,  4M104FF21 ,  4M104GG09 ,  4M104GG14 ,  4M104HH14 ,  4M104HH16 ,  5F048AA01 ,  5F048AC03 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB13 ,  5F048BB18 ,  5F048BE03 ,  5F048BF04 ,  5F048BF05 ,  5F048BF06 ,  5F048BF07 ,  5F048BF11 ,  5F048BF16 ,  5F048BF19 ,  5F048BG14 ,  5F048DA25