特許
J-GLOBAL ID：200903016830353908
電界効果型トランジスタの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-311426
公開番号（公開出願番号）：特開平6-140434
出願日： 1992年10月26日
公開日（公表日）： 1994年05月20日
要約：
【要約】【目的】 リセス構造を有するFETにおいて、リセス端部と、ゲート電極端部との間の距離が、リセス深さに依存しないFETの製造方法を得る。【構成】 ゲート電極9を形成するためのパターン寸法d4 と、リセス溝7の形成を開始する際のパターン寸法d6 を、ダミーパターン4と、サイドウォール6とを組み合わせることによって、各々任意の寸法に制御するようにした。これによって、リセスの深さに依存せず、リセス7端部と、ゲート電極9端部との距離をコントロールすることができる。
請求項（抜粋）：
半導体基板の表面にリセス溝を有し、該リセス溝内にゲート電極が形成されてなるリセス構造を有する電界効果型トランジスタ(以下FETと称す)を製造する方法において、ソース,ドレイン電極を形成した半導体基板上に、リフトオフ時のスペーサ膜となるフォトレジストを塗布する工程と、その上の全面に第1の絶縁膜を形成する工程と、その上に上記第1の絶縁膜を加工するための開口を有するレジストパターンを形成する工程と、該レジストパターンをマスクに上記第1の絶縁膜と、スペーサ膜となる上記フォトレジスト膜をエッチングし開口寸法が下方ほど大きくなる形状の開口を形成する工程と、該開口部の両側壁に次工程で行うリセスのサイドエッチング分より長い横方向の厚みをその下端部にて有する第2の絶縁膜からなる一対のサイドウォールを形成する工程と、該一対のサイドウォールによって狭くなった開口部をマスクとして上記半導体基板のエッチングを行いリセス溝を形成する工程と、上記サイドウォールのみをエッチングにより選択的に取り除く工程と、その上にゲート金属を蒸着する工程と、不要なゲート金属をリフトオフによって取り除く工程とを含むことを特徴とする電界効果型トランジスタの製造方法。
IPC (4件)：
H01L 21/338
, H01L 29/812
, H01L 21/28
, H01L 21/302
