特許

J-GLOBAL ID：200903016847386761

メモリデバイス

発明者： 富田 浩由
出願人/特許権者： 富士通株式会社
代理人 (1件)： 土井 健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-173250
公開番号（公開出願番号）：特開2001-006400
出願日： 1999年06月18日
公開日（公表日）： 2001年01月12日
要約：

【要約】【課題】セットアップ時間及びホールド時間を正確に測定できる試験回路を有するメモリデバイスを提供する。【解決手段】基準クロックを第1の設定信号に対応して第1の遅延時間だけ遅延させ、第1のクロックを生成する第1の遅延回路と、基準クロックを第2の設定信号に対応して第2の遅延時間だけ遅延させ、第2のクロックを生成する第2の遅延回路と、前記第2のクロックに基づいて生成したダミーデータを、前記第1のクロックに基づいて生成したダミークロックのタイミングで取り込むダミー入力ラッチとを有し、前記第1又は第2の設定信号により前記第1又は第2の遅延時間を可変設定し、前記ダミークロックのタイミング又は前記ダミーデータの生成タイミングを変えながら、前記ダミーデータを前記ダミー入力ラッチに取り込み、前記ダミーデータと前記ダミー入力ラッチの取り込んだデータを比較する。

請求項（抜粋）：

基準クロックを第1の設定信号に対応して第1の遅延時間だけ遅延させ、第1のクロックを生成する第1の遅延回路と、前記基準クロックに基づいて生成したダミーデータを、前記第1のクロックに基づいて生成したダミークロックのタイミングで取り込むダミー入力ラッチとを有し、前記第1の設定信号により前記第1の遅延時間を可変設定し、前記ダミークロックのタイミングを変えながら前記ダミーデータを前記ダミー入力ラッチに取り込み、前記ダミーデータと前記ダミー入力ラッチの取り込んだデータを比較して前記ダミー入力ラッチの取り込み動作を試験することを特徴とするメモリデバイス。

IPC (6件)：

G11C 29/00 671 ,  G01R 31/28 ,  G06F 12/16 330 ,  G11C 11/407 ,  G11C 11/401 ,  H01L 21/66

FI (7件)：

G11C 29/00 671 Z ,  G06F 12/16 330 A ,  H01L 21/66 F ,  G01R 31/28 V ,  G01R 31/28 B ,  G11C 11/34 362 S ,  G11C 11/34 371 A

Fターム (34件)：

2G032AA07 ,  2G032AB06 ,  2G032AD06 ,  2G032AE07 ,  2G032AE08 ,  2G032AG07 ,  2G032AK11 ,  4M106AA08 ,  4M106AB07 ,  4M106AC02 ,  4M106AC10 ,  4M106CA02 ,  4M106CA05 ,  4M106CA09 ,  4M106DJ17 ,  4M106DJ18 ,  4M106DJ20 ,  5B018GA03 ,  5B018HA32 ,  5B018HA33 ,  5B018JA04 ,  5B018JA21 ,  5B018NA02 ,  5B018QA13 ,  5B018RA20 ,  5B024AA15 ,  5B024BA21 ,  5B024BA23 ,  5B024CA27 ,  5B024EA01 ,  5L106AA01 ,  5L106DD00 ,  5L106DD12 ,  5L106GG03