特許
J-GLOBAL ID：200903016870643712
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-008895
公開番号（公開出願番号）：特開平5-047177
出願日： 1992年01月22日
公開日（公表日）： 1993年02月26日
要約：
【要約】【構成】本発明の半導体記憶装置は、四角平面状のメモリセル形成領域内に配列形成された複数のメモリセルと、これらメモリセルにそれぞれ接続した複数のビット線対と、上記メモリセル形成領域の外側に形成された第1および第2の周辺回路とで構成され、上記第1および第2の周辺回路は上記メモリセル形成領域の四辺の中点をそれぞれ結んだ2本の中心線の交点に関して点対称に形成配置され、上述のビット線対は第1および第2の周辺回路にそれぞれ接続される。【効果】この構成により周辺回路の構成素子のつり合いおよびビット線対のつり合いを確保し、書き込み・読取速度の低下および誤動作の発生を防止する。
請求項（抜粋）：
半導体基板の表面に、第1の方向に延びる第1および第2の端辺と前記第1の方向と直角方向の第2の方向に延びる第3および第4の端辺とによって各々が囲まれた複数の四角平面形状のメモリセル形成領域と、前記複数のメモリセル形成領域が前記第1の方向に配列されたメモリセル形成部と、前記各メモリセル形成領域の各々に配列形成された複数のメモリセルと、前記メモリセル形成領域内でそれぞれ該当する前記複数のメモリセルを接続し同領域内をそれぞれ前記第2の方向に延在して形成された第1および第2のビット線対と、前記第1の端辺に沿って前記第1の端辺に対向して前記メモリセル形成領域の外側に形成されかつ第1と第2の接続点を有する第1の周辺回路と、前記第2の端辺に沿って前記第2の端辺に対向して前記メモリセル形成領域の外側に形成されかつ第1と第2の接続点を有する第2の周辺回路とを有し、前記第1の周辺回路と前記第2の周辺回路とは、前記第1の端辺の中点と前記第2の中点とを結ぶ第1の中心線と前記第3の端辺の中点と前記第4の端辺の中点とを結ぶ第2の中心線との交点に関して点対称に配置形成され、前記第1の周辺回路の前記第1と第2の接続点に前記第1のビット線対が接続され、前記第2の周辺回路の前記第1と第2の接続点に前記第2のビット線対が接続されたことを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/407
, G11C 11/401
G11C 11/34 354 Z
, G11C 11/34 371 H
