特許

J-GLOBAL ID：200903016892389020

高精度高抵抗の抵抗体構造とその製造方法

発明者： マレー・ジェイ・ロビンソン ,  クリストファー・シー・ジョイス
出願人/特許権者： ナショナル・セミコンダクタ・コーポレイション
代理人 (1件)： 竹内 澄夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-350167
公開番号（公開出願番号）：特開平5-291517
出願日： 1992年12月04日
公開日（公表日）： 1993年11月05日
要約：

【要約】 (修正有)【目的】 新規のマスク構造と処理段階数を増さずに、高度なCMOS及びBiCMOS集積回路内に、新規の構造を作成するための新規のマスキング、エッチング、注入及び酸化処理手順を提供する。【構成】 抵抗Pウェルの良好に規定された抵抗領域6に高速で拡散するN型リン原子をN-濃度に浅く注入し、抵抗接触領域8に低速拡散するN型ヒ素原子をN+濃度に浅く注入して抵抗Pウェル内に高抵抗の抵抗体構造2が形成される。抵抗PウェルはCMOST構造Pウェルと同時に形成され、抵抗領域6はMOS装置のLDD領域と同時に注入され、抵抗接触領域8はCMOST構造のS・D領域と同時に注入される。CMOST構造マスクは改良され、抵抗Pウェル、抵抗領域、抵抗接触領域及び抵抗接触それぞれの規定開口部が形成される。

請求項（抜粋）：

高精度高抵抗の抵抗体構造を作成しつつ、CMOSトランジスタ構造をも作成する方法であって、前記CMOSトランジスタ構造は、P型基板上に付着されたN型半導体材料のエピタキシャル層内に形成されたPMOSトランジスタとNMOSトランジスタとを備え、前記PMOSトランジスタおよび前記NMOSトランジスタは、ソース領域と、ドレーン領域と、前記ソース領域と前記ドレーン領域との間にあるトランジスタ・チャンネル領域とをそれぞれ有し、前記NMOSトランジスタは、NMOSチャンネル上に形成され前記NMOSチャンネル領域からゲート酸化層により隔てられているNMOSゲートを有し、前記PMOSトランジスタは、PMOSチャンネル領域上に形成され前記ゲート酸化層により隔てられているPMOSゲートを有し、前記NMOSトランジスタと前記PMOSトランジスタとは、第1フィールド酸化領域により囲まれているCMOSトランジスタ構造であって、前記高精度高抵抗の抵抗体は、抵抗領域と、N型半導体材料の前記エピタキシャル層内に形成された自己整合された抵抗接触群と、前記抵抗領域および前記抵抗接触の下にある抵抗Pウェルとを備え、前記抵抗体構造が第2フィールド酸化領域により囲まれている前記CMOSトランジスタ構造を作成する方法であって:A) Pウェル規定マスキングおよびエッチング手順を用い、比較的高速で拡散するP型原子を前記Pウェル規定マスク内のPウェル規定開口部を通じて注入して、前記P型基板内に前記CMOSトランジスタのPウェルを形成する段階;B) 前記CMOSトランジスタのNウェルと前記Pウェルとの上に前記N型エピタキシャル層を付着する段階;C) 前記CMOSトランジスタ構造と前記第1フィールド酸化領域との上に、半導体材料の多結晶層を付着する段階;D) ポリ・ゲート規定マスキングおよびエッチング手順を用いて、前記多結晶層から前記PMOSゲートと前記NMOSゲートとを形成する段階;E) 前記ポリ・ゲート規定マスクを用いて前記PMOSトランジスタと前記NMOSトランジスタとの中にLDD領域を形成し、比較的高速で拡散するN型原子を前記ポリ・ゲート規定マスクのLDD領域規定開口部を通じて、前記ゲート酸化層を通り前記Nウェルおよび前記Pウェル内に浅く注入する段階であって、このとき前記NMOSゲートと前記PMOSゲートとが、前記の比較的高速で拡散するN型原子の前記NMOSチャンネル領域および前記PMOSチャンネル領域に対する注入をそれぞれマスキングする段階;F) NMOSソースおよびドレーン・マスキングおよびエッチング手順を用い、比較的低速で拡散するN+型原子を前記NMOSトランジスタの前記LDD内に、前記ソースおよびドレーン規定マスクのNMOSソースおよびドレーン領域規定開口部を通じて注入し、NMOSソースおよびドレーン領域を形成する段階;G) CMOSソースおよびドレーン接触規定マスキング,エッチングおよび付着手順を用いて、前記PMOSソースおよびドレーン領域のCMOSソースと、NMOSソースおよびドレーン領域との自己整合されている接触を形成する段階;並びにH) 前記CMOSトランジスタ構造の前記CMOSソースおよびドレーン接触上に屈折金属を付着する段階であって、前記屈折金属が金属1接触規定マスキング,エッチングおよび付着手順により付着される段階;によって構成されることを特徴とする方法であって、その改善点が:a) 前記Pウェルを形成する段階を改良して、前記の比較的高速で拡散するP型原子を前記Pウェル規定マスク内の抵抗Pウェル規定開口部を通じて前記基板内に同時に注入することにより抵抗Pウェルを形成する段階;b) 前記CMOSトランジスタ構造と前記第1フィールド酸化領域との上に半導体材料の前記多結晶層を付着する段階を改良して、前記抵抗Pウェルと前記第2フィールド酸化領域との上に前記多結晶層をブランケット状に付着する段階;c) 前記LDD領域を形成する段階を改良して、前記の比較的高速で拡散するN型原子を、前記ポリ・ゲート規定マスク内の抵抗領域規定開口部を通じて、前記抵抗Pウェル内に同時に浅く注入することにより、前記抵抗領域を形成する段階;d) 前記NMOSソースおよびドレーン領域を形成する段階を改良して、前記の比較的低速で拡散するN+型原子を、前記のCMOSソースおよびドレーン規定マスクの抵抗接触領域規定開口部を通じて同時に注入することにより、抵抗接触領域を形成する段階;e) 前記の自己整合されたCMOSソースおよびドレーンの接触を形成する段階を改良して、前記のCMOSソースおよびドレーン接触規定マスクを改良して自己整合された抵抗接触規定開口部を設けることにより、前記の自己整合された抵抗接触を形成する段階;およびf) 前記CMOSソースおよびドレーン接触領域上に屈折金属を付着させる段階を改良して、前記金属1接触規定マスクを改良して抵抗接触金属1規定開口部を設けることにより、前記の自己整合された抵抗接触上に前記屈折金属を付着させる段階;によって構成されることをことを特徴とする改善点を有する方法。

IPC (2件)：

H01L 27/092 ,  H01L 27/04