改善LDMOSトランジスタの製造方法及び同トランジスタ

発明者： ,
出願人/特許権者：
代理人 (1件)：浅村皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-303230
公開番号（公開出願番号）：特開平8-321614
出願日： 1995年10月16日
公開日（公表日）： 1996年12月03日
要約：

【要約】【課題】適当オン抵抗値を減少チップ面積で達成する一方、高降伏電圧を維持し、同一チップ上の他のデバイスと共に製造上両立するLDMOSを提供する。【解決手段】トランジスタは、第1導電形の半導体層156内の(これと反対の)第2導電形のソース領域358、ドレイン領域398、第1導電形のチャネル354、チャネル上の導電性ゲート352を有する。第2導電形の低電圧埋込み領域384Aは、ドレインドリフト領域を含み、かつこの埋込み領域の低面積抵抗のゆえに低RDS(on)を提供する。埋込み領域384Aは、ドレイン領域の外周でフィールド酸化物210から拡がり、チャネル354と接合し、かつゲート酸化物370及びフィールド酸化物210の下へ拡がる。オプショナルに、第2導電形の高電圧埋込み領域384が、第1埋込み領域384Aを含み、かつ高降伏電圧を提供するために第1埋込み領域を基板から分離する。

請求項（抜粋）：

改善LDMOSトランジスタの製造方法であって、前記トランシスタのソース領域とドレイン領域とを囲む寸法を与えられた第1領域であって、基板の上面に前記基板の導電形と反対の導電形の前記第1領域を形成するステップ、第1高温に前記基板をさらすステップ、前記第1領域内に前記基板の導電形と前記反対の導電形の第2領域を形成するステップ、前記第1領域内に心出しされた第3領域内へ異なる拡散速度を有する第1導電形のドーパントと第2導電形のドーパントとを導入するステップ、第4領域が第5領域内にありかつ前記第5領域が前記第2領域と接触しているように、前記ドーパントの異なる拡散速度に起因して前記第3領域内の前記ドーパントから前記第4領域と前記第5領域とを形成するために前記基板を第2高温にさらすステップ、前記第4領域と前記第5領域とに隣接するかつ部分的に重なるゲート構造を形成するステップ、及び前記第4領域内に第1ソース/ドレイン領域を及び前記基板の前記上面の前記ゲート構造の両端に隣接する前記第2導電形の前記第2領域内に第2ソース/ドレイン領域を形成するステップを含む製造方法。

IPC (3件)：

H01L 29/78 , H01L 21/8234 , H01L 27/088

FI (3件)：

H01L 29/78 301 D , H01L 27/08 102 B , H01L 29/78 301 W

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