特許

J-GLOBAL ID：200903016941729460

半導体記憶素子の製法

発明者： 鮫島 克己
出願人/特許権者： ローム株式会社
代理人 (1件)： 朝日奈 宗太 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-281626
公開番号（公開出願番号）：特開平5-121760
出願日： 1991年10月28日
公開日（公表日）： 1993年05月18日
要約：

【要約】【目的】 強誘電体膜を使用した半導体記憶素子で、強誘電体膜のパターニングで半導体材料などにダメージを与えず、しかも半導体素子の特性を劣化させない半導体記憶素子の製法を提供する。【構成】 半導体基板表面にソース領域2とドレイン領域3を形成し、そのソース領域2とドレイン領域3の上に低誘電率膜を形成したのち、強誘電体膜を形成し、エッチバックにより低誘電率膜で挟まれた部分にのみ強誘電体膜を残し、その強誘電体膜をマスクとして再度その両側に不純物を拡散してチャネル領域6を正確に形成する。

請求項（抜粋）：

半導体基板のチャネル領域形成場所上に保護膜をパターニングする工程と、該保護膜の両側に不純物を拡散してソース領域およびドレイン領域を形成する工程と、前記保護膜を除去したのち半導体基板上に低誘電率の誘電体膜である低誘電率膜を形成しチャネル領域形成場所を目抜く工程と、該目抜かれた半導体基板表面にゲート絶縁膜を介してまたは直接強誘電体膜を形成する工程と、エッチバックにより前記チャネル領域形成場所の上のみに前記強誘電体膜を残す工程と、該強誘電体膜の両側の前記低誘電率膜の一部を除去し不純物拡散領域を形成する工程と、ソース電極、ドレイン電極、ゲート電極を形成する工程とからなることを特徴とすると半導体記憶素子の製法。

IPC (4件)：

H01L 29/788 ,  H01L 29/792 ,  G11C 11/22 ,  G11C 16/02

FI (2件)：

H01L 29/78 371 ,  G11C 17/00 307 E