特許
J-GLOBAL ID：200903016947019375
コンパイラおよびコンパイル方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
渡邉 昌幸 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-236193
公開番号（公開出願番号）：特開2003-050704
出願日： 2001年08月03日
公開日（公表日）： 2003年02月21日
要約：
【要約】【課題】 命令スケジューリングが配置した命令語列に対し、レジスタ指定のビット表現のビット遷移を少なくするようレジスタ割当を行い、特に、クラスタ構成VLIWプロセッサにおけるキャッシュミス時等における消費電力を低減させるプログラムを生成する。【解決手段】 レジスタ割当処理機能15を設けて、命令スケジューリング処理機能13による命令スケジューリング後のレジスタ割当処理において、レジスタ指定のビット表現のビット遷移を考慮したレジスタ割当を行う。例えば、クラスタ構成VLIWにおいては、クラスタリングにより並列実行される命令のオペランドの関係を認識し、既割当の他クラスタのレジスタ番号を参照して、ビット遷移の少ないレジスタ番号を選択してレジスタ割当を行うことにより、例えば命令キャッシュミス時のキャッシュライン中のビット遷移を低減することが可能なオブジェクトプログラムを生成する。
請求項（抜粋）：
予め定められたターゲットアーキテクチャの命令配置制約に基づき、プログラムを構成する命令群を配置する命令スケジューリング処理手段と、該命令スケジューリング処理手段が配置した命令列に対するレジスタ割当を行うレジスタ割当処理手段とを具備するコンパイラであって、上記レジスタ割当処理手段は、上記命令スケジューリング処理手段が配置した命令列に割り当てるレジスタ番号を、メインメモリリード時におけるビット遷移が少なくなるよう割り当てる手段を有することを特徴とするコンパイラ。
Fターム (2件)：
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