バウンダリスキャンテスト回路のレイアウト方法

発明者： ,
出願人/特許権者：
代理人 (1件)：芝野正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2001-290819
公開番号（公開出願番号）：特開2003-100878
出願日： 2001年09月25日
公開日（公表日）： 2003年04月04日
要約：

【要約】【課題】デバイス自体としての面積効率を高めて且つ、その設計をより簡易なものとすることのできるバウンダリスキャンテスト回路のレイアウト方法を提供する。【解決手段】入出力セル100に、バウンダリスキャンテスト回路の配置領域103を設定した後、同入出力セル100や内部論理回路(図示略)のレイアウトを行う。一方、バウンダリスキャンテスト回路のネットリストを同配置領域103に分割して割り当てる。そして、入出力セル100の配置が決まった後、配置領域103間をビルディングブロックレイアウト方式にてレイアウトする。

請求項（抜粋）：

内部論理回路と該内部論理回路をテストするバウンダリスキャンテスト回路とを搭載するデバイスの設計に際して前記バウンダリスキャンテスト回路をデバイスチップ上にレイアウト方法であって、前記内部論理回路との間でのデータの入力及び出力の少なくとも一方に関与する各入出力セルに前記バウンダリスキャンテスト回路の配置領域を付帯させた後、これら入出力セル及び配置領域のレイアウト設計を行うことを特徴とするバウンダリスキャンテスト回路のレイアウト方法。

IPC (7件)：

H01L 21/822 , G01R 31/28 , G06F 17/50 654 , G06F 17/50 658 , G06F 17/50 , H01L 21/82 , H01L 27/04

FI (12件)：

G06F 17/50 654 N , G06F 17/50 658 A , G06F 17/50 658 E , G06F 17/50 658 K , H01L 27/04 T , G01R 31/28 G , G01R 31/28 V , H01L 27/04 A , H01L 21/82 D , H01L 27/04 D , H01L 21/82 C , H01L 27/04 E

Fターム (24件)：

2G132AA01 , 2G132AC15 , 2G132AE16 , 2G132AE18 , 2G132AE22 , 2G132AG08 , 2G132AK26 , 2G132AL06 , 5B046AA08 , 5B046BA05 , 5B046BA06 , 5F038CA03 , 5F038CA17 , 5F038DF01 , 5F038DT06 , 5F038EZ20 , 5F064BB02 , 5F064BB31 , 5F064DD02 , 5F064DD20 , 5F064HH06 , 5F064HH08 , 5F064HH12 , 5F064HH14

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