特許

J-GLOBAL ID：200903016998318539

半導体集積回路の基本セル及びそのレイアウト方法

発明者： 大薮 崇 ,  山口 博人 ,  高橋 厚
出願人/特許権者： 松下電器産業株式会社
代理人 (12件)： 前田 弘 ,  小山 廣毅 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2005-224090
公開番号（公開出願番号）：特開2007-041774
出願日： 2005年08月02日
公開日（公表日）： 2007年02月15日
要約：

【課題】 従来、配置配線後のレイアウトデータにおいて、電圧降下(IR-DROP)の緩和のために容量セル挿入を行っているが、DROPしている論理セルに容量セルを近接配置できないため、十分なDROP抑制効果が得られず、再度の配置配線処理が必要となってしまう。【解決手段】 論理セル403に加えて電源配線401とグランド配線402との間に1つ又は複数の容量セル406,407,408を備えた基本セル400等を予め論理合成セルライブラリとして用意しておき、論理合成又はレイアウト設計段階で挿入することで、一律のDROP抑制効果を得る。【選択図】 図4

請求項（抜粋）：

予め用意された複数の基本セルを組み合わせて作る半導体集積回路における基本セルの1つであって、 前記基本セルは1以上の論理セルを備えており、 前記論理セルに接続された電源配線とグランド配線との間に1つ又は複数の容量セルを備えたことを特徴とする基本セル。

IPC (5件)：

G06F 17/50 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 21/82 ,  H01L 27/118

FI (10件)：

G06F17/50 658V ,  G06F17/50 656Z ,  G06F17/50 658A ,  G06F17/50 658K ,  H01L27/04 D ,  H01L27/04 A ,  H01L21/82 L ,  H01L21/82 B ,  H01L21/82 M ,  H01L27/04 H

Fターム (21件)：

5B046AA08 ,  5B046BA03 ,  5B046BA04 ,  5B046KA06 ,  5F038BH03 ,  5F038BH19 ,  5F038CA03 ,  5F038CA17 ,  5F038CD14 ,  5F038DF01 ,  5F038EZ08 ,  5F038EZ20 ,  5F064AA03 ,  5F064AA05 ,  5F064CC12 ,  5F064CC23 ,  5F064DD02 ,  5F064DD19 ,  5F064DD24 ,  5F064EE43 ,  5F064EE52

引用特許：

出願人引用 (1件)

• 半導体集積回路のレイアウト方法および設計システム
  公報種別：公開公報   出願番号：特願2000-381448   出願人：松下電器産業株式会社