特許

J-GLOBAL ID：200903017001993670

不揮発性メモリセルの均一なビット線のストラッピング

発明者： ランドルフ,マーク・ダブリュ ,  ホルマー,シェイン・チャールズ ,  チェン,パウ-リン ,  ファストウ,リチャード・エム
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
代理人 (1件)： 深見 久郎 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-584486
公開番号（公開出願番号）：特表2003-533884
出願日： 2001年05月01日
公開日（公表日）： 2003年11月11日
要約：

【要約】M本のワード線およびM本のビット線(224)のグリッドを介して相互接続される複数のメモリセルを含むメモリセルのアレイであって、M=2、3、4、5、...であり、M本のビット線(224)の各々が埋込まれている。このアレイは複数のコンタクト(228)をさらに含み、複数のコンタクト(228)の各々はN本のワード線毎に形成され、N=1、2、3、...であり、複数のコンタクト(228)の各々は複数のメモリセルの別個のもののゲート(229)の上にある。ストラップ(231)により、埋込まれたビット線(224)のうちの1つと複数のコンタクト(228)のうちの1つの下にあるゲート(229)とが接続され、セレクトトランジスタ(232)がP本のワード線毎に形成され、PはNより大きい。

請求項（抜粋）：

メモリセルのアレイであって、 M本のワード線およびM本のビット線(224)のグリッドを介して相互接続された複数のメモリセルを含み、M=2、3、4、5、...であり、前記M本のビット線(224)の各々は埋込まれており、前記メモリセルのアレイはさらに、 複数のコンタクト(228)を含み、前記複数のコンタクト(228)の各々はN本のワード線毎に形成されており、N=1、2、3、...であり、前記複数のコンタクト(228)の各々は前記複数のメモリセルの別個のもののゲート(229)の上にあり、前記メモリセルのアレイはさらに、 前記埋込まれたビット線(224)のうちの1本と前記複数のコンタクト(228)のうちの1つの下にあるゲート(229)とを接続させるストラップ(231)と、 P本のワード線毎に形成されるセレクトトランジスタ(232)とを含み、PはNより大きい、メモリセルのアレイ。

IPC (4件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 434 ,  H01L 29/78 371

Fターム (28件)：

5F083EP18 ,  5F083EP23 ,  5F083EP32 ,  5F083EP64 ,  5F083EP65 ,  5F083EP69 ,  5F083EP70 ,  5F083ER02 ,  5F083GA02 ,  5F083KA08 ,  5F083KA13 ,  5F083LA12 ,  5F083LA16 ,  5F083LA21 ,  5F083MA06 ,  5F083MA19 ,  5F083PR37 ,  5F083ZA21 ,  5F101BA45 ,  5F101BB02 ,  5F101BC11 ,  5F101BD05 ,  5F101BD10 ,  5F101BD22 ,  5F101BD32 ,  5F101BE05 ,  5F101BF05 ,  5F101BH09

引用特許：

審査官引用 (2件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平9-110820   出願人：日本電気株式会社
• 半導体不揮発性記憶装置
  公報種別：公開公報   出願番号：特願平6-172956   出願人：ソニー株式会社