特許

J-GLOBAL ID：200903017075683680

DRAMメモリセルの製造方法

発明者： 安藤 秀幸
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-113198
公開番号（公開出願番号）：特開平8-306881
出願日： 1995年05月11日
公開日（公表日）： 1996年11月22日
要約：

【要約】【目的】 キャパシタ容量の低下及びその不安定性をなくし、信頼性の高いDRAMメモリセルの製造方法を提供する。【構成】 MOSトランジスタ103を形成する工程と、このMOSトランジスタ103に接続されるとともに、7〜8E15cm-2程度またはそれ以上のドーズ量で不純物がイオン注入された下層ポリシリコン膜106と、この下層ポリシリコン膜106に打ち込まれている不純物を熱処理によって拡散させて、不純物を導入した粗面ポリシリコン膜107の2層構造を有するキャパシタの下部電極を形成する工程と、この下部電極上に誘電体膜を形成する工程と、この誘電体膜にキャパシタの上部電極を形成する工程とを施す。

請求項（抜粋）：

スタックド・キャパシタ構造を持つDRAMメモリセルの製造方法において、(a)MOSトランジスタを形成する工程と、(b)該MOSトランジスタに接続されるとともに、7〜8E15cm-2程度またはそれ以上のドーズ量で不純物がイオン注入された下層ポリシリコン膜と、該下層ポリシリコン膜に打ち込まれている不純物を熱処理によって拡散させて、不純物を導入した粗面ポリシリコン膜の2層構造を有するキャパシタの下部電極を形成する工程と、(c)該下部電極上に誘電体膜を形成する工程と、(d)該誘電体膜にキャパシタの上部電極を形成する工程とを施すことを特徴とするDRAMメモリセルの製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/10 621 Z ,  H01L 27/04 C