特許
J-GLOBAL ID：200903017082991455
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平8-030704
公開番号（公開出願番号）：特開平9-223758
出願日： 1996年02月19日
公開日（公表日）： 1997年08月26日
要約：
【要約】【課題】 プレート間の隙間7を通して下層の信号配線と上層の信号配線との間でクロストークが生じ、多層配線構造を有する半導体装置の電気的信頼性が低下する。【解決手段】 下層の配線層に信号配線9が形成され、上層の配線層に信号配線3が形成され、前記下層の配線層と上層の配線層との間の配線層に電源プレート6又はグランドプレートが形成された多層配線構造を有する半導体装置であって、前記下層の配線層と上層の配線層との間の配線層に、互いに分離された複数の電源プレート6又は複数のグランドプレート若しくは電源プレート及びグランドプレートを形成し、これらのプレート間の隙間7の下部に電源配線11又はグランド配線を配置すると共に、前記隙間7の上部に電源配線11又はグランド配線を配置する。
請求項（抜粋）：
下層の配線層に信号配線が形成され、上層の配線層に信号配線が形成され、前記下層の配線層と上層の配線層との間の配線層に電源プレート又はグランドプレートが形成された多層配線構造を有する半導体装置であって、前記下層の配線層と上層の配線層との間の配線層に、互いに分離された複数の電源プレート又は複数のグランドプレート若しくは電源プレート及びグランドプレートが形成され、これらのプレート間の隙間の下部及び上部に電源配線又はグランド配線が配置されていることを特徴とする半導体装置。
FI (3件)：
H01L 23/12 E
, H01L 23/12 Q
, H01L 23/12 N
