特許
J-GLOBAL ID：200903017131101800
演算増幅器回路
発明者：
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出願人/特許権者：
代理人 (1件)：
永井 冬紀
公報種別：公開公報
出願番号（国際出願番号）：特願平7-071781
公開番号（公開出願番号）：特開平8-274259
出願日： 1995年03月29日
公開日（公表日）： 1996年10月18日
要約：
【要約】【目的】 半導体ウエハ上に形成された複数の演算増幅器の各入力オフセット電圧を互いに相殺し、出力が入力オフセット電圧の影響を受けないようにする。【構成】 演算増幅器1,2,3を有し、半導体ウエハ上に形成される演算増幅器回路において、差動入力対11,21を平行に配置し、差動入力対11を構成するトランジスタM11,M12間の距離と差動入力対21を構成するトランジスタM21,M22間の距離とを略等しくし、トランジスタM11,M21を配置する方向と、トランジスタM12,M22を配置する方向とを略等しくする。同様に、負荷対21,22も配置することで、差動入力対11,21の閾値電圧差を等しくし、かつ負荷対12,22の閾値電圧差を等しくする。これにより、半導体ウエハ上における不純物濃度や酸化膜厚のばらつきに関係なく、演算増幅器1および2の入力オフセット電圧を同じ値に設定して互いに相殺させる。
請求項（抜粋）：
正入力側である第1のトランジスタおよび負入力側である第2のトランジスタから構成される差動入力対と、前記第1のトランジスタの負荷である第1の負荷および前記第2のトランジスタの負荷である第2の負荷から構成される負荷対とを有する第1の演算増幅器と、正入力側である第3のトランジスタおよび負入力側である第4のトランジスタから構成される差動入力対と、前記第3のトランジスタの負荷である第3の負荷および前記第4のトランジスタの負荷である第4の負荷から構成される負荷対とを有する第2の演算増幅器とを備え、前記第1および第2の演算増幅器の出力に基づいて演算処理を行う半導体基板上に形成された演算増幅器回路において、前記第1および第2の演算増幅器の各入力オフセット電圧が互いに相殺されるように、半導体基板上の電気的特性がリニアに変化すると近似できる程度の距離内に前記第1〜第4のトランジスタを配置するとともに、矩形領域の4つの頂点付近に前記第1〜第4のトランジスタをそれぞれ配置し、前記第1および第2のトランジスタの各形成領域を結ぶ方向と前記第3および第4のトランジスタの各形成領域を結ぶ方向とを平行にし、かつ半導体基板上の電気的特性がリニアに変化すると近似できる程度の距離内に前記第1〜第4の負荷を配置するとともに、矩形領域の4つの頂点付近に前記第1〜第4の負荷をそれぞれ配置し、前記第1および第2の負荷の各形成領域を結ぶ方向と前記第3および第4の負荷の各形成領域を結ぶ方向とを平行にしたことを特徴とする演算増幅器回路。
IPC (6件)：
H01L 27/04
, H01L 21/822
, H01L 21/82
, H03F 3/34
, H03F 3/45
, H03F 3/68
H01L 27/04 A
, H03F 3/34 Z
, H03F 3/45 Z
, H03F 3/68 Z
, H01L 21/82 D
