特許

J-GLOBAL ID：200903017206828760

情報処理装置

発明者： 北城 芳章 ,  玉置 由子 ,  田中 輝雄
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平7-017672
公開番号（公開出願番号）：特開平8-212135
出願日： 1995年02月06日
公開日（公表日）： 1996年08月20日
要約：

【要約】【目的】他のメモリアクセスに対して計算に必要なデータがキャッシュメモリから追い出されることを防止する。【構成】キャッシュメモリを細分化するためにキャッシュメモリ制御装置3内に修飾レジスタ13を複数個と自由領域設定レジスタ14を1つ設け、メモリアクセスに対応する修飾レジスタ13,自由領域設定レジスタ14を選択するセレクタ28,実行制御回路19,キャッシュメモリ駆動回路19,キャッシメモリ上のデータの位置を決定するキャッシュエントリ決定回路20,タグアドレス決定回路22,エントリ内オフセット決定回路23を設け、主記憶上のデータの位置を決定する実アドレス決定回路24を設けた。

請求項（抜粋）：

データと命令を格納する主記憶装置と、前記データを一時的に格納するキャッシュメモリと、前記キャッシュメモリを制御するキャッシュメモリ制御装置と、該主記憶装置を制御する主記憶制御装置と、前記主記憶装置上にある命令を実行するプロセッサとを含む情報処理装置において、該キャッシュメモリ制御装置には番号付けされた複数のレジスタを備え、前記キャッシュメモリ制御装置に格納する該主記憶装置上の開始アドレスと終了アドレス、データを格納するキャッシュエントリの範囲をそれぞれの該レジスタに格納し、該プロセッサからのデータ要求、該レジスタの書替え命令により前記キャッシュメモリ全体を制御する実行制御回路を備え、該プロセッサから送信されたレジスタ番号と主記憶上のアドレスと送信された番号の前記レジスタに設定された各値をもとにキャッシュエントリ番号を決定するキャッシュエントリ決定回路,タグアドレスを決定するタグアドレス決定回路,エントリ内オフセットを決定するエントリ内オフセット回路と、前記キャッシュメモリを制御するキャッシュメモリ駆動回路とを備えたことを特徴とする情報処理装置。