半導体装置におけるゲート電極の作製方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：山本孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-112339
公開番号（公開出願番号）：特開平10-303310
出願日： 1997年04月30日
公開日（公表日）： 1998年11月13日
要約：

【要約】【課題】作製工程を左程増加させることなく作製でき、しかも、初期耐圧性や耐圧の長期信頼性に優れた膜厚の異なるシリコン酸化膜を有するゲート電極を作製する。【解決手段】ゲート電極の作製方法は、(イ)シリコン層40の表面にシリコン酸化膜42を形成し、(ロ)該シリコン酸化膜42上に第1の導電層43を形成し、(ハ)該第1の導電層43を選択的に除去してシリコン酸化膜42の一部を露出させ、(ニ)該露出したシリコン酸化膜42の厚さを薄くし、(ホ)該薄膜化されたシリコン酸化膜42Aに熱処理を施し、(ヘ)全面に第2の導電層45を形成した後、第2の導電層45及び第1の導電層43をパターニングする工程から成る。

請求項（抜粋）：

第1の半導体素子と、該第1の半導体素子のゲート電極を構成するシリコン酸化膜の厚さとは異なる厚さを有するシリコン酸化膜から構成されたゲート電極を備えた第2の半導体素子とから成る半導体装置における各ゲート電極の作製方法であって、(イ)シリコン層の表面にシリコン酸化膜を形成する工程と、(ロ)該シリコン酸化膜上に第1の導電層を形成する工程と、(ハ)該第1の導電層を選択的に除去してシリコン酸化膜の一部を露出させる工程と、(ニ)該露出したシリコン酸化膜の厚さを薄くする工程と、(ホ)該薄膜化されたシリコン酸化膜に熱処理を施す工程と、(ヘ)全面に第2の導電層を形成した後、第2の導電層及び第1の導電層をパターニングする工程、から成り、以て、シリコン酸化膜、第1の導電層及び第2の導電層から構成された第1の半導体素子のためのゲート電極、並びに、薄膜化されたシリコン酸化膜及び第2の導電層から構成された第2の半導体素子のためのゲート電極を作製することを特徴とする半導体装置におけるゲート電極の作製方法。

IPC (4件)：

H01L 21/8234 , H01L 27/088 , H01L 29/78 , H01L 21/336

FI (3件)：

H01L 27/08 102 C , H01L 29/78 301 G , H01L 29/78 301 P

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