特許
J-GLOBAL ID：200903017227474187
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-229083
公開番号（公開出願番号）：特開平6-076599
出願日： 1992年08月28日
公開日（公表日）： 1994年03月18日
要約：
【要約】【目的】全ワード線を選択する時間を短縮し、バーンインテスト時間を短縮する。【構成】行選択回路2を、テスト行選択信号Φ1,Φ2が非活性状態のときはアドレス信号ADに従って複数のワード線(WL1〜WL4)のうちの1本を選択する通常の動作を行い、テスト行選択信号Φ1,Φ2が活性化状態のときは全ワード線から切離される回路とする。テスト行選択信号Φ1,Φ2に従って複数のワード線(WL1〜WL4)のうちの少なくとも2本を同時に選択し、非活性化状態のときは全ワード線から切離されるテスト行選択回路3を設ける。
請求項（抜粋）：
複数のワード線、これらワード線と絶縁して交差する複数のディジット線、並びに前記ワード線及びディジット線の交差部に設けられ対応するワード線が選択レベルのとき対応するディジット線に伝達されたデータを書込み記憶し記憶しているデータを対応するディジット線に読出す複数のメモリセルを備えたメモリセルアレイと、所定のテストモード時活性化状態となるテスト行選択信号が非活性状態のときはアドレス信号に従って前記複数のワード線のうちの1本を選択レベルとし、活性化状態のときは前記複数のワード線との間を絶縁状態とする行選択回路と、前記テスト行選択信号が活性化状態のときはこのテスト行選択信号に従って前記複数のワード線のうちの少なくとも2本を同時に選択レベルとし、非活性化状態のときは前記複数のワード線との間を絶縁状態とするテスト行選択回路とを有することを特徴とする半導体記憶装置。
IPC (2件)：
G11C 29/00 303
, G11C 11/401
