特許

J-GLOBAL ID：200903017293253868

行列乗算装置

発明者： 小原 洋 ,  栗原 秀明
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-130182
公開番号（公開出願番号）：特開平6-342450
出願日： 1993年06月01日
公開日（公表日）： 1994年12月13日
要約：

【要約】【目的】行列の乗算を行う装置に関し、マイクロプロセッサやDSP等において、効率よく行列の乗算を行うことができる、行列乗算装置を提供することを目的とする。【構成】JA×KA行列AJA,KA とJB×KB行列BJB,KB とを乗算して、JA×KB行列CJA,KB を得る行列乗算装置において、プログラム制御部1を備えて、行列乗算命令CJA,KB =AJA,KA ×BJB,KB の実行をプログラムによって制御し、アドレス生成部2を備えて、プログラムの使用するアドレスを生成し、積和演算部3を備えて、行列AJA,KA の要素と行列BJB,KB の要素との積和演算を行い、メモリ4を備えて、行列AJA,KA と行列BJB,KB の各要素を予め格納するとともに、求められた行列CJA,KB の各要素を格納することで構成する。

請求項（抜粋）：

JA×KA行列AJA,KA とJB×KB行列BJB,KB とを乗算して、JA×KB行列CJA,KB を得る行列乗算装置において、行列乗算命令CJA,KB =AJA,KA ×BJB,KB の実行をプログラムによって制御するプログラム制御部(1)と、該プログラムの使用するアドレスを生成するアドレス生成部(2)と、行列AJA,KA の要素と行列BJB,KB の要素との積和演算を行う積和演算部(3)と、行列AJA,KA と行列BJB,KB の各要素を予め格納するとともに、求められた行列CJA,KB の各要素を格納するメモリ(4)とを備えたことを特徴とする行列乗算装置。