論理回路

発明者： , ,
出願人/特許権者：
代理人 (1件)：小川勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-047723
公開番号（公開出願番号）：特開平6-260928
出願日： 1993年03月09日
公開日（公表日）： 1994年09月16日
要約：

【要約】【目的】少ないトランジスタ数で肯定及び否定の出力を供給し、少面積、低消費電力の論理回路を提供すること。【構成】クロックφが「1」の時、Q20及びQ23がオンとなって出力Y及びその否定の出力(Yの否定)が「0」になる。同時にQ1及びQ3がオフになってVDDの電源が切断される。クロックφが「0」の時、Q20及びQ23がオフになって出力Y及びその否定の出力が「0」から解除され、Q1及びQ3がオンになってVDDの電源が流れ、回路100で実現された論理関数fの評価が開始され、fが真の時、否定論理素子の出力端子Yが「1」になり、Q21がオンになってYの否定の出力を「0」にする。fが偽の時、逆に出力端子Yが「0」にり、Yの否定の出力が「1」になる。

請求項（抜粋）：

第1動作電位点(VDD)と第1の出力端子( ̄Y)との間にソース・ドレイン経路が接続され、ゲートにクロック信号(φ)が供給される第1のpチャネルMOSトランジスタ(Q1)と、上記第1動作電位点(VDD)にソースが接続され、上記第1の出力端子( ̄Y)にゲートが接続された第2のpチャネルMOSトランジスタ(Q2)と、上記第2のpチャネルMOSトランジスタ(Q2)のドレインにソースが接続され、上記クロック信号(φ)がゲートに供給され、第2の出力端子(Y)にドレインが接続された第3のpチャネルMOSトランジスタ(Q3)と、上記クロック信号(φ)がゲートに供給され、上記第1の出力端子( ̄Y)と第2動作電位点(GND)との間にドレイン・ソース経路が接続された第1のnチャネルMOSトランジスタ(Q20)と、上記第2の出力端子(Y)にゲートが接続され、上記第1の出力端子( ̄Y)と上記第2動作電位点(GND)との間にドレイン・ソース経路が接続された第2のnチャネルMOSトランジスタ(Q21)と、上記第1の出力端子( ̄Y)にゲートが接続され、上記第2の出力端子(Y)と上記第2動作電位点(GND)との間にドレイン・ソース経路が接続された第3のnチャネルMOSトランジスタ(Q22)と、上記クロック信号(φ)がゲートに供給され、上記第2の出力端子(Y)と上記第2動作電位点(GND)との間にドレイン・ソース経路が接続された第4のnチャネルMOSトランジスタ(Q23)と、複数の入力信号(I)が印加され、上記第1の出力端子( ̄Y)と上記第2動作電位点(GND)との間に接続された回路(100)とを具備してなることを特徴とする論理回路。

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