特許

J-GLOBAL ID：200903017326238142

半導体集積回路

発明者： レオ エム.エフ.シロフスキー ,  ルシアン アーサー ダザーロ ,  シンーシェム ペイ ,  テッド カーク ウッドワード
出願人/特許権者： アメリカン テレフォン アンド テレグラフ カムパニー
代理人 (1件)： 三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平4-312650
公開番号（公開出願番号）：特開平6-291333
出願日： 1992年10月29日
公開日（公表日）： 1994年10月18日
要約：

【要約】【目的】 FETをスプリアス電圧から十分に保護しながら、同じ半絶縁基板上にFETと量子井戸ダイオードを集積させた構造体を提供する。【構成】 FETをスプリアス電圧から十分に保護しながら、同じ半絶縁基板上にFETおよび量子井戸ダイオードを集積させた構造体を製造する際、基板のFET部分を分離するために、半絶縁基板分割区画内に十分な深さに埋込まれたp層を使用する。同じ埋込p層を分割し、量子井戸ダイオードのp領域を形成する。

請求項（抜粋）：

(a) 量子井戸反射スタック;(b) 前記反射スタック上に配置された半導体の埋込p層;(c) 前記p層上に配置された量子井戸真性領域;(d) 前記量子井戸真性領域上に配置された半導体のn層;(e) 前記量子井戸真性領域および前記埋込p層上に配置された、ソース,ゲート付nチャネルおよびドレインからなるnチャネル電界効果トランジスタ;(f) 前記埋込p層、前記量子井戸真性領域および前記n層の部分から構成されるPIN量子井戸ダイオード;からなるタイプの半導体集積回路であって、前記埋込p層は仕切られ、前記FETの下部の前記p層の部分が、前記ダイオードのp層からなる部分から分離されていることを特徴とする半導体集積回路。

IPC (5件)：

H01L 29/804 ,  H01L 27/04 ,  H01L 27/095 ,  H01L 29/86 ,  H01L 31/10

FI (3件)：

H01L 29/80 A ,  H01L 29/80 E ,  H01L 31/10 A