特許
J-GLOBAL ID：200903017345997275
LSI設計に於けるビルディング・ブロック方式の自動 配線方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-113560
公開番号（公開出願番号）：特開平6-326190
出願日： 1993年05月17日
公開日（公表日）： 1994年11月25日
要約：
【要約】【目的】LSI設計でのビルディング・ブロック方式の自動配線に於いて、内部マクロを自動で再配線させることにより、レイアウトの面積の縮小・配線長の短縮を目的とする。【構成】図1の内部マクロ上通過データを配線データに変更する処理6,内部マクロの配線データに変更されたマクロ上通過データを付加する処理7,内部マクロ再配線処理8により、内部マクロが配線領域の配線層より少ない層で配線されている場合、マクロ上通過されている内部マクロも含めて、配線領域と同じ配線層までを使用して内部マクロを配線し直す再配線機能を有している。
請求項（抜粋）：
マクロ上通過データを配線データに変更することと、その次に内部マクロの自動再配線をすることとを備えるLSI設計に於けるビルディング・ブロック方式の自動配線方法。
IPC (2件)：
H01L 21/82
, G06F 15/60 370
H01L 21/82 B
, H01L 21/82 W
