半導体装置及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：前田弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-043452
公開番号（公開出願番号）：特開2002-246593
出願日： 2001年02月20日
公開日（公表日）： 2002年08月30日
要約：

【要約】【課題】ゲート電極上のシリサイド膜の断線や一部未形成を防ぎ、ゲート電極の細線抵抗の低減と微細化を同時に実現する。【解決手段】半導体装置は、ゲート電極3aと、その外側に設けられた酸化膜からなる第2のサイドウォール6aとを備えている。ゲート電極3aの上面及び両側面上部に亘ってシリサイド膜12が、第2のサイドウォール6aの上には、上端面が平坦化された窒化膜からなる第3のサイドウォール7がそれぞれ設けられている。シリコン基板1内には、エクステンション領域5と、高濃度ソース・ドレイン領域8とが設けられている。ゲート電極3a及び高濃度ソース・ドレイン領域8の上には、シリサイド膜12、9がそれぞれ設けられている。シリサイド膜12とシリサイド膜9とはそれぞれ適正な厚みとなっている。

請求項（抜粋）：

半導体基板と、上記半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられた導体膜からなるゲート電極と、上記ゲート電極の上面から側面の上部に亘る領域に形成されたゲートシリサイド膜と、上記ゲート電極の側面のうち上部を除く部分の上に設けられた第1のサイドウォールと、上記第1のサイドウォール及び上記ゲートシリサイド膜の側面上に設けられ、上記第1のサイドウォールとは選択エッチングが可能な第2のサイドウォールと、上記半導体基板内の上記ゲート電極の外側に設けられたソース・ドレイン領域とを備えている半導体装置。

IPC (5件)：

H01L 29/78 , H01L 21/28 301 , H01L 21/8234 , H01L 27/088 , H01L 21/336

FI (4件)：

H01L 21/28 301 T , H01L 29/78 301 G , H01L 27/08 102 C , H01L 29/78 301 P

Fターム (82件)：

4M104BB01 , 4M104BB18 , 4M104BB20 , 4M104BB21 , 4M104BB25 , 4M104BB28 , 4M104CC01 , 4M104CC05 , 4M104DD43 , 4M104DD55 , 4M104DD79 , 4M104DD84 , 4M104EE09 , 4M104EE17 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 4M104HH14 , 4M104HH15 , 4M104HH16 , 5F048AA01 , 5F048AA07 , 5F048BB01 , 5F048BB06 , 5F048BB07 , 5F048BB08 , 5F048BB11 , 5F048BB12 , 5F048BC05 , 5F048BC06 , 5F048BF06 , 5F048BF15 , 5F048BF16 , 5F048DA00 , 5F048DA25 , 5F048DA27 , 5F048DA30 , 5F140AA01 , 5F140AA10 , 5F140AA14 , 5F140AA24 , 5F140BA01 , 5F140BD09 , 5F140BE07 , 5F140BE08 , 5F140BF04 , 5F140BF11 , 5F140BF18 , 5F140BF42 , 5F140BF60 , 5F140BG09 , 5F140BG10 , 5F140BG12 , 5F140BG14 , 5F140BG19 , 5F140BG28 , 5F140BG32 , 5F140BG34 , 5F140BG38 , 5F140BG39 , 5F140BG43 , 5F140BG44 , 5F140BG45 , 5F140BG52 , 5F140BG53 , 5F140BG54 , 5F140BG58 , 5F140BH14 , 5F140BH15 , 5F140BJ08 , 5F140BJ11 , 5F140BJ17 , 5F140BJ27 , 5F140BK02 , 5F140BK13 , 5F140BK21 , 5F140BK30 , 5F140BK34 , 5F140BK38 , 5F140BK39 , 5F140CE07 , 5F140CE14

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