特許

J-GLOBAL ID：200903017363860694

重み付き加算回路

発明者： 寿 国梁 ,  楊 維康 ,  高取 直 ,  山本 誠
出願人/特許権者： 株式会社鷹山
代理人 (1件)： 山本 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平5-040424
公開番号（公開出願番号）：特開平6-231286
出願日： 1993年02月04日
公開日（公表日）： 1994年08月19日
要約：

【要約】【目的】 容量結合と閉ループインバータとの組み合わせを含む重み付き加算回路に関し、バイアス電圧の影響を最小限に抑え得る重み付き加算回路を提供することを目的とする。【構成】 容量結合CP1の出力を直列の第1、第2インバータINV1、INV2に入力する構成において、第1、第2インバータINV1、INV2の閉ループゲインが実質的に等しくなるように、第1、第2インバータINV1、INV2を接続するキャパシタンスC21および容量結合CP1には、接地された付加キャパシタンスC32、C11が接続され、これによって第1、第2インバータINV1、INV2の閉ループゲインをバランスさせるものである。

請求項（抜粋）：

複数の入力電圧が接続された容量結合と、この容量結合の出力に接続された第1キャパシタンスと、この第1キャパシタンスを介して前記容量結合に接続された第1インバータと、この第1インバータの出力を第1インバータの入力に接続する第2キャパシタンスと、前記第1インバータの出力に接続された第3キャパシタンスと、この第3キャパシタンスを介して前記第1インバータに接続された第2インバータと、この第2インバータの出力を第2インバータの入力に接続する第4キャパシタンスとを備え、前記入力電圧を、容量結合に基づく重み付けをしつつ加算し、その加算結果の精度を第1、第2インバータで保証する重み付け加算回路において、第1、第2インバータの閉ループゲインが実質的に等しくなるように、容量結合および第3キャパシタンスには、接地された付加キャパシタンスが接続されていることを特徴とする重み付き加算回路。