特許
J-GLOBAL ID：200903017365194578
リセス構造FETのエッチング制御方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平5-158766
公開番号（公開出願番号）：特開平7-045633
出願日： 1993年06月29日
公開日（公表日）： 1995年02月14日
要約：
【要約】【目的】 本発明は、リセス構造のFETを有する半導体素子の、そのリセスエッチングの制御方法に関するもので、その制御方法の向上を図ることを目的とする。【構成】 本発明は、前記リセスエッチング量をモニターするためのTEGとして製品となるFET(1)と同一基板上に、前記モニター用TEGとして、前記FET(1)とゲート幅Wが同じで、活性層5の幅W2 がFET(1)の幅W1より狭いFET(2)を設けたものであり、このFET(2)のソース・ドレイン間の電流を測定することによってリセスエッチング量の制御を行なうようにしたものである。
請求項（抜粋）：
リセス構造のFET(電界効果トランジスタ)を有する半導体素子の製造におけるリセスエッチングの制御方法として、製品となる前記半導体素子が形成される半導体基板と同一の基板上に、前記製品となる半導体素子のFETとゲート電極の幅が同一で、活性層の幅が前記製品となるFETより狭い前記リセスエッチング制御のためのモニター用FETを設けて、そのモニター用FETのソース・ドレイン間の電流を測定することによって前記リセスエッチング量の制御を行なうことを特徴とするリセス構造FETのエッチング制御方法。
IPC (4件)：
H01L 21/338
, H01L 21/306
, H01L 21/66
, H01L 29/812
