特許

J-GLOBAL ID：200903017381892811

半導体装置の製造方法

発明者： 山田 洋平 ,  深田 晋一
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-149063
公開番号（公開出願番号）：特開2000-340566
出願日： 1999年05月28日
公開日（公表日）： 2000年12月08日
要約：

【要約】【課題】 絶縁膜に形成されている配線層用溝に埋め込まれている配線層以外の配線層をCMP法を使用して研磨するなどの工程の際に、ディッシングおよびエロージョンを低減化できる半導体装置の製造方法を提供する。【解決手段】 絶縁膜9に配線層用溝(溝)14を形成する工程の前に、配線層用溝14の周辺に非感光性材料からなる凸段差部12を形成する工程を有するものであり、例えば、CMP法を使用して、絶縁膜9上のバリアメタル膜15および配線用金属層16を取り除き、配線層用溝14に埋め込まれているバリアメタル膜15および配線用金属層16からなるダマシン配線層を形成する工程を有するものである。

請求項（抜粋）：

基板上に、絶縁膜に溝を形成する工程の前に、前記溝の周辺に非感光性材料からなる凸段差部を形成する工程を有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/3205 ,  H01L 21/768

FI (2件)：

H01L 21/88 B ,  H01L 21/90 C

Fターム (29件)：

5F033GG00 ,  5F033HH08 ,  5F033HH11 ,  5F033HH13 ,  5F033HH18 ,  5F033HH19 ,  5F033HH20 ,  5F033HH21 ,  5F033HH23 ,  5F033HH32 ,  5F033HH33 ,  5F033MM01 ,  5F033MM12 ,  5F033MM13 ,  5F033PP06 ,  5F033PP15 ,  5F033PP26 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ48 ,  5F033QQ49 ,  5F033RR04 ,  5F033RR06 ,  5F033SS08 ,  5F033SS11 ,  5F033WW01 ,  5F033WW02 ,  5F033XX00 ,  5F033XX01