特許
J-GLOBAL ID：200903017385020614
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-215765
公開番号（公開出願番号）：特開平9-063267
出願日： 1995年08月24日
公開日（公表日）： 1997年03月07日
要約：
【要約】【課題】 消費電力を小さくすることのできるDRAMのモジュールを提供することである。【解決手段】 この発明は、モジュールの基板31上に、8個のDRAM33、バッファ回路35、制御回路37およびデカップリングキャパシタ39,41を実装している。そして、制御回路37は、図示しないが、セルフリフレッシュを制御するための回路および2つの降圧回路を含んでいる。DRAM33が、動作状態にあるとき(読出・書込動作をしているときまたはリフレッシュ動作・リセット動作をしているとき)は、2つの降圧回路をともに動作させ、内部電源電圧としての降圧電位をDRAM33に供給する。DRAM33が待機状態にあるときは、2つの降圧回路のうちの一方の降圧回路をオフにする。このため、待機状態にあるときのDRAMのモジュールの消費電力を小さくすることができる。
請求項（抜粋）：
複数のダイナミックランダムアクセスメモリと、前記複数のダイナミックランダムアクセスメモリに供給するための内部電源電圧を発生する内部電源電圧発生手段とを備え、前記内部電源電圧発生手段は、前記ダイナミックランダムアクセスメモリが、動作状態にあるときに、所定のノードに、外部からの電圧を降圧して、前記内部電源電圧を発生する第1の降圧手段と、前記ダイナミックランダムアクセスメモリが、動作状態にあると否とにかかわらず、前記所定のノードに、前記外部からの電圧を降圧して、前記内部電源電圧を発生する第2の降圧手段とを含む、半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 11/34 363 M
, G11C 11/34 A
