特許

J-GLOBAL ID：200903017398274313

スタティック型メモリ

発明者： 松井 正貴 ,  早川 誠幸
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-252626
公開番号（公開出願番号）：特開平6-104405
出願日： 1992年09月22日
公開日（公表日）： 1994年04月15日
要約：

【要約】【目的】この発明の目的は、セル面積の増大を抑えて集積度を向上でき、1ビット当たりの製造コストを低下することが可能なスタティック型メモリを提供することである。【構成】NMOSトランジスタQ1、Q2はフリップフロップ回路を構成している。NMOSトランジスタQ2のゲートが接続されたノードN1とビット線BLの相互間、およびNMOSトランジスタQ1のゲートが接続されたノードN2とビット線/BLの相互間には、トランスファーゲートと負荷抵抗を兼用するPチャネル薄膜トランジスタT1、T2がそれぞれ接続されている。これらPチャネル薄膜トランジスタT1、T2をNMOSトランジスタQ1、Q2の上方に重ねて形成することにより、回路パターンの面積を減少することができる。

請求項（抜粋）：

第1導電型の半導体基板内に形成された第2導電型の第1の絶縁ゲートトランジスタと、前記半導体基板内に形成され、前記第1の絶縁ゲートトランジスタのゲートが電流通路の一端に接続され、ゲートが前記第1の絶縁ゲートトランジスタの電流通路の一端に接続された第2導電型の第2の絶縁ゲートトランジスタと、前記第1、第2の絶縁ゲートトランジスタの電流通路の他端に接続された電源配線と、前記第1の絶縁ゲートトランジスタの上方に少なくとも一部が重ねて設けられ、電流通路の一端が前記第1の絶縁ゲートトランジスタの電流通路の一端に接続され、電流通路の他端が第1のビット線に接続され、ゲートがワード線に接続された第1の薄膜トランジスタと、前記第2の絶縁ゲートトランジスタの上方に少なくとも一部が重ねて設けられ、電流通路の一端が前記第2の絶縁ゲートトランジスタの電流通路の一端に接続され、電流通路の他端が第2のビット線に接続され、ゲートが前記ワード線に接続された第2の薄膜トランジスタと、を具備することを特徴とするスタティック型メモリ。