特許

J-GLOBAL ID：200903017414709279

キャッシュメモリ制御回路

発明者： 南雲 隆司
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-156571
公開番号（公開出願番号）：特開平7-013863
出願日： 1993年06月28日
公開日（公表日）： 1995年01月17日
要約：

【要約】【目的】 他のプロセッサから主記憶に対して書込みが行われても、他のプロセッサの動作に影響されることなく自プロセッサの処理を高速に実行可能とする。【構成】 キャッシュメモリ制御部1の共通バスモニタ部15は共通バス4上を監視し、主記憶に対して行われた書込み動作を検出する。共通バス側アドレス比較部17は共通バス4上のアドレス41とディレクトリメモリ部12から読出されたキャッシュメモリ情報とを比較する。共通バス側キャッシュメモリアクセス制御部18は共通バス側アドレス比較部17から一致情報を受取ると、共通バス4上のデータ44でキャッシュデータメモリ2に対して書込み動作を行う。

請求項（抜粋）：

共通バスを監視して主記憶装置へのデータ書込みを検出する検出手段と、前記検出手段によって検出された前記データ書込みのアドレスとキャッシュメモリに格納されたデータのアドレスとを比較する比較手段と、前記比較手段で一致が検出されたときに、プロセッサから前記主記憶装置へのアクセス要求による前記キャッシュメモリへのアクセスとは独立に前記共通バス上のデータで前記キャッシュメモリの内容を更新する更新手段とを有することを特徴とするキャッシュメモリ制御回路。