特許

J-GLOBAL ID：200903017429847783

半導体装置の製造方法

発明者： 水谷 隆彦
出願人/特許権者： 富士通株式会社
代理人 (1件)： 北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平10-243950
公開番号（公開出願番号）：特開2000-077520
出願日： 1998年08月28日
公開日（公表日）： 2000年03月14日
要約：

【要約】【課題】 信頼性を低下させることなく微細化することができる半導体装置の製造方法を提供する。【解決手段】 下地基板10上に、上面及び側面に第1の絶縁膜が形成された複数の配線20を形成する工程と、下地基板10上及び配線20上に、下地基板に対してほぼ垂直方向に堆積し、複数の配線20間を埋めるように第2の絶縁膜28を形成する工程と、第2の絶縁膜28上に、エッチング特性が第2の絶縁膜と異なる第3の絶縁膜30を形成する工程と、第2の絶縁膜28をストッパとして第3の絶縁膜30をエッチングする工程と、第2の絶縁膜28をエッチングして下地基板10に達するコンタクトホール32を形成する工程とを有している。

請求項（抜粋）：

下地基板上に、上面及び側面に第1の絶縁膜が形成された複数の配線を形成する工程と、前記下地基板上及び前記配線上に、前記下地基板に対してほぼ垂直方向に堆積し、前記複数の配線間を埋めるように第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に、エッチング特性が前記第2の絶縁膜と異なる第3の絶縁膜を形成する工程と、前記第2の絶縁膜をストッパとして前記第3の絶縁膜をエッチングする工程と、前記第2の絶縁膜をエッチングして前記下地基板に達するコンタクトホールを形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/28

FI (2件)：

H01L 21/90 C ,  H01L 21/28 L

Fターム (42件)：

4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104DD04 ,  4M104DD08 ,  4M104DD16 ,  4M104DD19 ,  4M104DD26 ,  4M104DD43 ,  4M104EE09 ,  4M104EE14 ,  4M104EE15 ,  4M104FF13 ,  4M104FF14 ,  4M104GG09 ,  4M104GG16 ,  4M104HH14 ,  5F033AA02 ,  5F033AA13 ,  5F033AA15 ,  5F033AA17 ,  5F033AA19 ,  5F033AA23 ,  5F033AA25 ,  5F033AA28 ,  5F033AA29 ,  5F033AA54 ,  5F033AA64 ,  5F033BA02 ,  5F033BA15 ,  5F033BA24 ,  5F033BA37 ,  5F033CA04 ,  5F033DA07 ,  5F033DA14 ,  5F033EA02 ,  5F033EA03 ,  5F033EA04 ,  5F033EA22 ,  5F033EA25 ,  5F033EA27 ,  5F033EA28