特許

J-GLOBAL ID：200903017451985324

半導体装置およびその製造方法

発明者： 齋田 繁彦 ,  小澤 良夫
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-051950
公開番号（公開出願番号）：特開平8-316348
出願日： 1996年03月08日
公開日（公表日）： 1996年11月29日
要約：

【要約】【目的】微細化が進んでも、カップリング比のセル間のばらつきの増加を抑制できるEEPROMを提供すること。【構成】p型シリコン基板11上にゲート絶縁膜14を介して形成された浮遊ゲート電極15と、この浮遊ゲート電極15上にゲート電極間絶縁膜16を介して形成された制御ゲート電極17とを備え、浮遊ゲート電極15に対向する部分のゲート絶縁膜14の形状と、浮遊ゲート電極15に対向する部分のゲート電極間絶縁膜16の形状が自己性整合的に決定されている。

請求項（抜粋）：

絶縁膜を挟んで対向する第1および第2の導電層からなる容量部を複数有し、各容量部は、その絶縁膜の一部が該絶縁膜の他の部分よりも単位面積当たりの容量が小さく、かつ各容量部の前記単位面積当たりの容量が小さい部分以外の前記絶縁膜を介して対向する前記第1の導電層と前記第2の導電層との対向面積を資料とする標準偏差が、各容量部の全ての前記絶縁膜を介して対向する前記第1の導電層と前記第2の導電層との対向面積を資料とする標準偏差よりも小さいことを特徴とする半導体装置。

IPC (5件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115 ,  H01L 29/78

FI (4件)：

H01L 29/78 371 ,  H01L 27/10 434 ,  H01L 29/78 301 X ,  H01L 29/78 301 R