IC試験装置のパターン発生装置

発明者：
出願人/特許権者：
代理人 (1件)：飯塚義仁
公報種別：公開公報
出願番号（国際出願番号）：特願平5-307122
公開番号（公開出願番号）：特開平7-140211
出願日： 1993年11月15日
公開日（公表日）： 1995年06月02日
要約：

【要約】 (修正有)【目的】バス切換え用のハードウェア量を小さくし、かつ動作マージンの低下なくパターンデータを発生できるようにする。【構成】アドレスシフタは、インターリーブ方式に応じてシステムアドレスを所定ビットだけシフト処理し、このシフト処理によって生じた空ビットからカウント値を出力してインターリーブ用アドレスを生成し、シフト処理されたシステムアドレスの所定範囲を読出しアドレスとして出力する。デコーダはインターリーブ用アドレスをデコードして第1の選択信号を出力する。メモリ制御手段は、第2の選択信号及び書込みアドレスを生成すると共にパターンメモリに読み書き制御信号及び試験パターンデータを供給する。パターンメモリの各セグメント毎に設けられたマルチプレクサは、書込みアドレス、読出しアドレス及びパターンメモリに供給されているアドレスを入力し、これらを第1及び第2の選択信号に応じて切り換えて出力する。

請求項（抜粋）：

被測定デバイスに供給するための試験パターンデータを第1のクロックに応じてパターンメモリに予め記憶しておき、それを第2のクロックに同期させて読み出すことによって所望の試験パターンデータを発生するIC試験装置のパターン発生装置において、前記第2のクロックをカウントし、そのカウント値を出力するカウンタと、このカウント値及び前記第2のクロックに同期して発生される第1のアドレスを入力し、インターリーブアクセス方式に応じて前記第1のアドレスを所定ビットだけシフト処理し、このシフト処理によって生じた空ビットから前記カウント値を出力することによってインターリーブ用アドレスを生成すると共にシフト処理された前記第1のアドレスの所定範囲を前記読出アドレスとして出力するアドレスシフタと、このアドレスシフタからのインターリーブ用アドレスをデコードして第1の選択信号を出力するデコーダと、第2の選択信号及び前記パターンメモリに供給されるべき第2のアドレスを前記第1のクロックに同期して生成すると共に前記パターンメモリに読み書き制御信号及び前記試験パターンデータを供給するメモリ制御手段と、前記第2のアドレス、前記アドレスシフタからの読出アドレス及び前記パターンメモリに供給されているアドレスを入力し、これらを前記第1及び第2の選択信号に応じて切り換えて出力する複数のマルチプレクサと、前記マルチプレクサから出力される前記読出アドレスをラッチして前記パターンメモリに出力すると共に前記マルチプレクサの入力端にフィードバックし、前記第2のアドレスに関してはラッチすることなく前記パターンメモリに直接出力するように制御されるラッチ回路とを具えたことを特徴とするIC試験装置のパターン発生装置。

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