特許
J-GLOBAL ID：200903017494305548
線形ラム・バンクとして使用可能なキャッシュ・メモリを有するデータ・プロセッサ
発明者：
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出願人/特許権者：
代理人 (1件)：
本城 雅則 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-079189
公開番号（公開出願番号）：特開平6-309216
出願日： 1994年03月28日
公開日（公表日）： 1994年11月04日
要約：
【要約】 (修正有)【目的】 多重キャッシュ・セットから成る2重目的メモリ14を有するデ-タ処理システム10を提供する。【構成】 各キャッシュ・セットをキャッシュ・セット又はSRAMバンクの何れかとして配置し、その配置に基づいてSRAMモ-ドの場合タグ格納配列58は実際のデ-タを格納し、キャッシュ・モ-ドの場合タグ・エントリのセットを格納する。素子配列レジスタ40は各セット/バンクのモ-ドを特定し、ベ-ス・アドレス・レジスタ41-44のセットはSRAMバンクのベ-ス・アドレスの上位ビットを決定する。SRAMモ-ドの場合比較論理66は必要なアドレスのタグ・フィ-ルド50とベ-ス・アドレスとを比較してアクセス・ヒットを決定する。そのアドレスのタグ・フィ-ルドの最下位ビットは、必要なアドレス・デ-タのリ-ド/ライトに対してタグ格納配列又はライン・アレイ60の何れかを選択する。
請求項（抜粋）：
プロセッサ(12)と、複数のデ-タ・エントリを所定数のメモリ・アドレスで格納するメモリ(14)を有するデ-タ・処理システム(10)において、前記メモリ(14)は、通信バス(26)を介して前記プロセッサ(12)によって与えられる必要とされるメモリ・アドレスのタグ・フィ-ルドを用いて、前記メモリ(14)に格納される選択されたデ-タ・エントリにアクセスし、前記メモリ(14)は:所定数のキャッシュ・セットから構成される第1手段(40,54,56,58,60)であって、各キャッシュ・セットは制御レジスタに格納されるモ-ド選択値に応答してキャッシュ・メモリ又はスタティック・ランダム・アクセス・メモリの何れかとして動作すべく個別に配置され、各キャッシュ・セットは前記SRAMとして動作する際にはメモリ・バンク・ベ-ス・アドレスを有し、前記第1手段は各キャッシュ・セットに対して:キャッシュ動作モ-ドの場合は所定数のタグ・エントリを格納し、SRAM動作モ-ドの場合は所定数のデ-タ・エントリを選択的に格納する第1配列(58);前記通信バス(26)に結合し、前記複数のデ-タ・エントリを格納する第2配列(60)から構成される第1手段;および前記第1手段に結合し、第1論理状態である前記モ-ド選択値に応答して、前記必要とされるメモリ・アドレスの前記タグ・フィ-ルドと前記SRAM動作モ-ドにおいてベ-ス・アドレス・レジスタ(41-44)に格納される各キャッシュ・セットの前記メモリ・バンク・ベ-ス・アドレスとを選択的に比較して、前記メモリ(14)においてアクセス・「ヒット」を決定する第2手段(64,66,68,70,72,74)であって、前記アクセス・ヒットの検出に応答して前記第2手段は前記必要とされるアドレスにおける所定のビットを用いて、前記プロセッサ(12)によって必要とされるアドレス・デ-タ・リ-ド又はライトに応答してアクセスするため前記第1配列(58)又は第2配列(60)の何れかを選択する第2手段;から構成されることを特徴とするデ-タ処理システム(10)。
IPC (2件)：
G06F 12/00 550
, G06F 12/08
