特許

J-GLOBAL ID：200903017502802378

半導体メモリ装置

発明者： 吉川 定男
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平6-253928
公開番号（公開出願番号）：特開平8-124398
出願日： 1994年10月19日
公開日（公表日）： 1996年05月17日
要約：

【要約】【目的】 メモリセルの欠陥を救済するための予備メモリセルの数を削減する。【構成】 メモリセルブロック21a〜21dと並列して予備メモリセル列22a、22bを配置する。各メモリセルブロック21a〜21dに列選択回路23a〜23dを接続し、この列選択回路23a〜23d及び予備メモリセル列22a、22bに読出/書込回路24a〜24fをそれぞれ接続する。各読出/書込回路24a〜24fにデータバスライン25及び予備バスライン26を接続し、これらデータバスライン25及び予備バスライン26にマルチプレクサ28を接続する。冗長制御部27が、欠陥が生じたメモリセルを含むメモリセル列を指定するアドレスデータを受けると、データバスライン25の内の1本を予備バスライン26の1本と置き換えるようにマルチプレクサ28に指示を与える。

請求項（抜粋）：

行方向及び列方向にそれぞれ所定数のメモリセルが配列された複数のメモリセルブロックと、列方向に所定数の予備メモリセルが配列された少なくとも1列の予備メモリセル列と、アドレスデータに応答して上記メモリセルブロックのメモリセルの1つ及び上記予備メモリセル列の予備メモリセルの1つを選択する選択手段と、上記複数のメモリセルブロック及び上記予備メモリセル列にそれぞれ接続され、選択された上記メモリセル及び上記予備メモリセルに対して記憶データの読み出し及び書き込みを行う複数の読出/書込回路と、上記アドレスデータが上記メモリセルブロックの特定の列のメモリセルを指定するとき、上記複数のメモリセルブロックにそれぞれ接続される上記複数の読出/書込回路の特定の入出力を上記予備メモリセル列に接続される読出/書込回路の入出力に置き換える冗長手段と、を備えたことを特徴とする半導体メモリ装置。

IPC (2件)：

G11C 29/00 301 ,  G11C 11/401

引用特許：

審査官引用 (2件)

• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平4-067807   出願人：日本電気株式会社
• 特開昭61-082400