特許

J-GLOBAL ID：200903017536915740

半導体集積回路

発明者： 平本 俊郎 ,  丹場 展雄 ,  小高 雅則 ,  池田 隆英 ,  渡辺 邦彦
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平4-037467
公開番号（公開出願番号）：特開平5-235300
出願日： 1992年02月25日
公開日（公表日）： 1993年09月10日
要約：

【要約】【目的】CMISメモリセルにおいて、耐ラッチアップ性の向上とメモリセル面積の縮小を同時に達成する。【構成】2組のCMISインバータからなるメモリセルを備えた半導体集積回路において、同一CMISインバータの同電位のNMISのドレイン領域とPMISのドレイン領域との距離d3を近づける際、一方のCMISインバータのPMISのドレイン領域と他方のCMISインバータのNMISのドレイン領域の対向する角を斜めにとる。【効果】ラッチアップに関係する寄生バイポーラトランジスタのゲインを小さく保ったままメモリセル面積を小さくすることができる。

請求項（抜粋）：

2組のCMISインバータからなるメモリセルを備えた半導体集積回路において、一方のCMISインバータのPMISトランジスタのドレイン領域とそのCMISインバータのNMISトランジスタのドレイン領域との距離をd3とし、一方のCMISインバータのPMISトランジスタのドレイン領域と他方のCMISインバータのNMISトランジスタのドレイン領域との距離をd4とし、メモリセル面積を縮小するため前記距離d3を小さくする際に、前記距離d4が小さくなって寄生バイポーラトランジスタのゲインが増加するのを防止するため、一方のCMISインバータのPMISトランジスタのドレイン領域と他方のCMISインバータのNMISトランジスタのドレイン領域とが対向する部分において、両ドレイン領域の角を斜めに形成することにより前記距離d4を前記距離d3よりも大きくしたことを特徴とする半導体集積回路。