半導体装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2005-178665
公開番号（公開出願番号）：特開2006-351975
出願日： 2005年06月20日
公開日（公表日）： 2006年12月28日
要約：

【課題】同一基板上に形成されたフィン型構造のpチャネルおよびnチャネル電界効果トランジスタにおいてそれぞれ適する電流駆動力を得る。【解決手段】pMIS形成領域の半導体層に第1間隔を有して隣接する複数の第1フィン4pを形成し、nMIS形成領域の半導体層に第1間隔よりも狭い第2間隔を有して隣接する複数の第2フィン4nを形成し、第1フィン4pおよび第2フィン4nの表面にそれぞれゲート絶縁膜5を形成し、第1フィン4pおよび第2フィン4nの両側にそれぞれゲート電極6を形成する。また、ゲート電極6でnMIS形成領域の隣接する第2フィン4n間を完全に埋め込み、ゲート電極6およびその上層に形成される絶縁膜でpMIS形成領域の隣接する第1フィン4p間を埋め込む。【選択図】図4

請求項（抜粋）：

支持基板上に埋め込み絶縁層を介して形成され、第1間隔を有して隣接するn型半導体からなる複数の第1フィンと、前記複数の第1フィンの周囲に形成された素子分離と、前記支持基板の面方向に沿って前記複数の第1フィンにそれぞれ形成されたソース、チャネルおよびドレインと、前記複数の第1フィンのそれぞれのチャネルを覆うゲート絶縁膜を介して形成された第1ゲート電極とを備えるpチャネル電界効果トランジスタと、前記支持基板上に前記埋め込み絶縁層を介して形成され、前記第1間隔よりも狭い第2間隔を有して隣接するp型半導体からなる複数の第2フィンと、前記複数の第2フィンの周囲に形成された素子分離と、前記支持基板の面方向に沿って前記複数の第2フィンにそれぞれ形成されたソース、チャネルおよびドレインと、前記複数の第2フィンのそれぞれのチャネルを覆うゲート絶縁膜を介して形成された第2ゲート電極とを備えるnチャネル電界効果トランジスタとを含み、前記第1ゲート電極で覆われた前記第1フィンと前記第1フィンとの間に絶縁膜が埋め込まれ、前記第2ゲート電極で覆われた前記第2フィンと前記第2フィンとの間に前記絶縁膜が埋め込まれていないことを特徴とする半導体装置。

IPC (8件)：

H01L 21/823 , H01L 27/092 , H01L 27/08 , H01L 29/786 , H01L 21/336 , H01L 29/423 , H01L 29/49 , H01L 29/41

FI (7件)：

H01L27/08 321D , H01L27/08 331E , H01L29/78 618C , H01L29/78 613A , H01L29/78 618Z , H01L29/58 G , H01L29/44 L

Fターム (55件)：

4M104AA01 , 4M104AA09 , 4M104BB17 , 4M104CC05 , 4M104EE05 , 4M104EE16 , 4M104EE17 , 4M104FF01 , 4M104FF13 , 4M104GG09 , 4M104GG14 , 5F048AA01 , 5F048AA07 , 5F048AC03 , 5F048BA01 , 5F048BA16 , 5F048BB01 , 5F048BB05 , 5F048BB09 , 5F048BB12 , 5F048BC01 , 5F048BD07 , 5F110AA30 , 5F110BB04 , 5F110CC10 , 5F110DD05 , 5F110DD13 , 5F110EE04 , 5F110EE09 , 5F110EE14 , 5F110EE22 , 5F110EE44 , 5F110EE45 , 5F110FF02 , 5F110FF23 , 5F110GG02 , 5F110GG12 , 5F110GG22 , 5F110GG23 , 5F110GG30 , 5F110GG32 , 5F110GG52 , 5F110HJ01 , 5F110HJ13 , 5F110HL03 , 5F110HL04 , 5F110HL12 , 5F110HM02 , 5F110NN03 , 5F110NN04 , 5F110NN23 , 5F110NN24 , 5F110NN35 , 5F110NN62 , 5F110QQ19

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