特許
J-GLOBAL ID：200903017636852240
CMOSオペアンプ
発明者：
出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-087436
公開番号（公開出願番号）：特開平10-270957
出願日： 1997年03月21日
公開日（公表日）： 1998年10月09日
要約：
【要約】【課題】位相補償のための容量素子をプロセスの追加工程なしに作製でき、上記従来技術で問題とされた、オペアンプの出力電圧範囲に制限を不要とし、オペアンプのアプリケーション上の自由度を上げる半導体装置の提供。【解決手段】差動入力信号を入力とする第1導電型のトランジスタQ1、Q2からなる入力段の差動対と、該差動対の負荷素子Q3、Q4と、差動対の出力をゲート入力としドレインを出力端子に接続した第2導電型のMOSトランジスタQ6と、第2導電型のMOSトランジスタQ6の電流源と、を含み、第2導電型のMOSトランジスタQ6のゲートとドレイン間に、位相補償用回路6として、上部端子と下部端子を相互に逆並列接続した2つのNウェル容量素子C1、C2を備える。
請求項（抜粋）：
CMOSオペアンプの位相補償回路において、2つのNウェル容量素子の上部端子と下部端子を相互に逆並列接続した容量を有する、ことを特徴とするCMOSオペアンプ。
IPC (5件)：
H03F 3/45
, H01L 27/04
, H01L 21/822
, H01L 21/8238
, H01L 27/092
H03F 3/45 Z
, H01L 27/04 C
, H01L 27/08 321 H
