特許

J-GLOBAL ID：200903017705668049

半導体ウエハ

発明者： 梅崎 貴裕
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-033044
公開番号（公開出願番号）：特開2000-232136
出願日： 1999年02月10日
公開日（公表日）： 2000年08月22日
要約：

【要約】【課題】 試験時の出力信号が通常動作時に比べて通常信号突入抵抗23および試験信号突入抵抗25を通過しなければならず、入出力応答に遅延が生じてしまい、精度良く試験を行うことができない。【解決手段】 対応する通常信号出力線26に並列接続され、フラッシュメモリ21による処理後の試験信号をインバータ32を介して同測専用パッド5に出力する試験信号出力線31を備えることにより、試験時と通常動作時とで、同一の特性を有する構成を通じて同測専用パッド5および通常パッド4に出力され、試験時と通常動作時とで入出力応答に差異が生じることなく、精度良く試験を行うことができる。

請求項（抜粋）：

複数の半導体チップ領域に形成された半導体集積回路と、上記各半導体集積回路の対向する二辺に複数設けられ、それら各半導体集積回路に通常信号を入出力する通常パッドと、上記各半導体集積回路の他の対向する二辺に上記各通常パッドにそれぞれ対応して複数設けられ、それら任意の複数の半導体集積回路に同時に試験信号を入出力する同測専用パッドと、上記各半導体集積回路内に複数形成され、上記各通常パッドからの通常信号を各通常信号突入抵抗を介して入力する通常信号入力線と、上記各半導体集積回路内に複数形成され且つ対応する上記各通常信号入力線にそれぞれ並列接続され、上記各同測専用パッドからの試験信号を各試験信号突入抵抗を介して入力する試験信号入力線と、上記各半導体集積回路内に複数形成され、処理後の通常信号を各通常信号出力バッファを介して上記各通常パッドに出力する通常信号出力線と、上記各半導体集積回路内に複数形成され且つ対応する上記各通常信号出力線にそれぞれ並列接続され、処理後の試験信号を各試験信号出力バッファを介して上記各同測専用パッドに出力する試験信号出力線とを備えた半導体ウエハ。

IPC (4件)：

H01L 21/66 ,  G01R 31/28 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/66 F ,  G01R 31/28 V ,  H01L 27/04 T

Fターム (25件)：

2G032AA01 ,  2G032AA08 ,  2G032AK15 ,  4M106AA01 ,  4M106AB08 ,  4M106AC07 ,  4M106BA14 ,  4M106CA26 ,  5F038BE05 ,  5F038BE07 ,  5F038BH02 ,  5F038BH15 ,  5F038CA10 ,  5F038CA13 ,  5F038CD08 ,  5F038CD09 ,  5F038DF05 ,  5F038DF08 ,  5F038DF14 ,  5F038DF16 ,  5F038DT02 ,  5F038DT04 ,  5F038DT05 ,  5F038DT10 ,  5F038EZ20