特許
J-GLOBAL ID：200903017708619316
半導体装置及びその製造方法
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-303260
公開番号（公開出願番号）：特開平7-183518
出願日： 1994年11月10日
公開日（公表日）： 1995年07月21日
要約：
【要約】【目的】 下地シリコンとの反応を起こさせず拡散層の低抵抗化を図りながら平坦化の容易な半導体装置の製造方法を提供する。【構成】 半導体基板の表面付近の領域を複数の活性領域Racに区画する為のLOCOS膜2を形成する工程と、活性領域Racにゲート酸化膜3を持つゲート電極4を形成する工程と、ゲート電極4の両側部にサイドウォール5を形成する工程と、ゲート電極4の両側方の活性領域Racに不純物拡散層6を形成する工程と、基板の全面上に多層金属膜7を堆積する工程と、金属膜7を化学機械的研磨(CMP)で全面研磨し、不純物拡散層6の上の金属膜7のみを残す。CMPが終了した時点の被研磨面で、各金属膜7の周囲がLOCOS膜2とゲート電極4の両側部のサイドウォール5とにより取り囲まれ、各多層金属膜7はそれぞれ電気的に孤立している。
請求項（抜粋）：
複数のMISFETを含む半導体装置の製造方法であって、半導体基板の活性領域の周囲に外周分離部を上記活性領域の表面よりも高い位置まで形成する工程と、上記MISFEETのしきい値制御用不純物を導入する工程と、上記活性領域内に上記MISFETのゲート絶縁膜及びゲート電極を形成する工程と、上記ゲート電極の両側部に絶縁性物質からなるサイドウォールを形成する工程と、上記活性領域のうち上記ゲート電極の両側方に位置する領域に、上記MISFETのソース・ドレインとなる2つの不純物拡散層を形成する工程と、上記ゲート電極,サイドウォール及び外周分離部を形成した後に基板の全面の上に金属膜を堆積する工程と、化学機械的研磨により、上記金属膜,外周分離部,ゲート電極及びサイドウォールの一部を除去し、化学機械的研磨の終了時における被研磨面内で上記各不純物拡散層の上の金属膜が上記ゲート電極及び外周分離部により取り囲まれてそれぞれ電気的に孤立するように残す工程とを備えたことを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 29/78
, H01L 21/336
, H01L 21/28 301
, H01L 21/76
, H01L 21/768
H01L 29/78 301 Y
, H01L 21/76 M
, H01L 21/90 D
