特許
J-GLOBAL ID：200903017766385058
プログラム可能な待ち時間を有する同期メモリー装置のための最適化回路と制御
発明者：
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出願人/特許権者：
代理人 (1件)：
中島 淳 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願平8-528477
公開番号（公開出願番号）：特表平10-504129
出願日： 1996年03月12日
公開日（公表日）： 1998年04月14日
要約：
【要約】プログラム可能な待ち時間による同期メモリー装置のための最適化回路と制御同期DRAMのために存在する待ち時間によりメモリー・アクセス動作の速度パスを最適化するための方法と装置。改良されたメモリー装置は、tRCDが臨界パラメータであるとき、列アドレス・ラッチのために利用できる時間から有効データ取り出し(tAA)までtRCDを補償するために列アドレスの出現を遅らせることで行アドレスラッチと列アドレスラッチ(tRCD)との間の時間を補償する。最適化回路は、tAAのために利用できる時間の量を短縮し、またそれをより臨界的なパラメータtRCDに”シフト”し、tRCDをtAAのために利用できる余分な時間で補償することで、tRCDに割り当てられた時間の最適化あるいは短縮を行うことができる。従って、メモリー・アクセス最適化回路で、最適化されたtRCDをtAAのために利用できる余分の時間で補償することにより全体としてのメモリー・アクセス時間の最適化あるいは短縮を行うことができる。
請求項（抜粋）：
メモリー・セルの行と列のメモリーアレーを有し、システム・クロックと同期して作動するメモリー装置であって; 前記アドレス端子に連結されており、列アドレスをラッチする列アドレス・ラッチと; 待ち時間信号と列ラッチ信号を受信し、前記列ラッチ信号を調整して、調整された列ラッチ信号を作り出すための待ち時間遅延回路と; 前記列アドレス・ラッチに接続されており、前記調整された列ラッチ信号に応答して列アドレス復号化のために、前記列アドレスを作り出す列アドレス・バッファーラッチと、 を備えるメモリー装置。
IPC (3件)：
G11C 11/408
, G11C 11/407
, G11C 11/413
G11C 11/34 354 B
, G11C 11/34 362 S
, G11C 11/34 J
