特許

J-GLOBAL ID：200903017802331270

量子細線構造の製造方法

発明者： 森 一男
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 本庄 伸介
公報種別：公開公報
出願番号（国際出願番号）：特願平3-296167
公開番号（公開出願番号）：特開平5-110066
出願日： 1991年10月15日
公開日（公表日）： 1993年04月30日
要約：

【要約】【目的】 微細な量子細線構造を自己整合的に高精度で製造するための技術を提供する。【構成】 第一のSiO2 膜を形成後、異方性エッチングによってInp基板1まで貫通する第一のストライプ溝3を形成する。全面にAIN薄膜4を形成後、異方性エッチングによって第一のストライプ溝3の側壁部以外は除去する。次に第二のSiO2 膜5によってAIN側壁を有する第一のストライプ溝3内を埋め込んだ後、異方性エッチングによってAIN側壁の上端部を露出させる。次にAIN側壁を周囲のSiO2 膜に対して選択的に除去し、第二のストライプ溝6を形成する。第二のストライプ溝6内に第一のInp障壁層7、InGaAs量子井戸層8、第二のInp障壁層9を順次選択成長した後、SiO2 膜を除去し、最後にInp層10で埋め込んでInGaAs量子細線11を形成する。

請求項（抜粋）：

底面部には半導体基板表面が露出し、側壁より上部の表面は第一の非晶質絶縁物からなる第一のストライプ溝を形成する工程と、前記第一のストライプ溝側壁を少なくとも含む表面に第一の薄膜層を形成する工程と、異方性エッチングによって前記第一のストライプ溝側壁部以外の前記第一の薄膜層を除去する工程と、第二の非晶質絶縁物で少なくとも前記第一の薄膜層からなる側壁を有する前記第一のストライプ溝内を埋め込む工程と、異方性エッチングによってストライプ溝側壁に残る前記第一の薄膜層の上端部を露出させる工程と、前記第一の薄膜層を前記第一および第二の非晶質絶縁物に対して選択的に除去し、前記第一および第二の非晶質絶縁物の壁で囲まれ底面には前記半導体基板表面が露出した第二のストライプ溝を形成する工程と、前記第二のストライプ溝底部に露出した前記半導体基板表面をシードとして単層または多層構造からなる半導体細線構造を選択的に成長する工程とを少なくとも含むことを特徴とする量子細線構造の製造方法。

IPC (6件)：

H01L 29/68 ,  H01L 29/06 ,  H01L 21/338 ,  H01L 29/812 ,  H01L 33/00 ,  H01S 3/18